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申请/专利权人：中国人民解放军国防科技大学

摘要：本申请涉及一种基于标准单元的可配置存内计算架构及其编译器。所述存内计算架构基于标准单元进行设计，包括m行n列个串行移位乘法器存储子阵列、全局字线及控制模块、局部字线、子阵列选择信号模块以及输出多选模块。在存内计算架构内的串行移位乘法器存储子阵列中能够高效完成乘法计算和结果存储，避免了数据传输带来的延迟和功耗，同时，存内计算架构的全套视图文件基于标准单元的设计方法自动编译生成，大大简化了存内计算架构设计流程，减少了时间和人力成本，在该存内计算架构下特定电路的生成具备全自动、可配置和工艺迁移性强的特点。

主权项：1.一种基于标准单元的可配置存内计算架构，其特征在于，所述存内计算架构基于标准单元进行设计，包括：m行n列个串行移位乘法器存储子阵列、全局字线及控制模块、局部字线、子阵列选择信号模块以及输出多选模块；其中，所述串行移位乘法器存储子阵列作为存内计算架构的基本存储子阵列，用于支持乘法计算和结果存储；所述全局字线及控制模块用于对所述串行移位乘法器存储子阵列进行选中及控制，且每个串行移位乘法器存储子阵列配备有一个独立的局部字线，通过所述局部字线对所述串行移位乘法器存储子阵列的内部逻辑进行精准控制；所述子阵列选择信号模块用于根据用户输入配置参与乘法计算的串行移位乘法器存储子阵列的数量；所述输出多选模块用于输出所述串行移位乘法器存储子阵列的乘法结果；其中，每个串行移位乘法器存储子阵列由五行存储位单元、一行全加器和一行点乘逻辑构成；其中，所述存储位单元由触发器构成，用于支持正常读写模式与存内计算模式，包括输出多选位单元、输入多选位单元和输入输出多选位单元；其中，第一行存储位单元为输出多选位单元，第二行存储位单元为第一输入输出多选位单元，第三行存储位单元为第二输入输出多选位单元，第四行存储位单元为第一输入多选位单元，第五行存储位单元为第二输入多选位单元；所述点乘逻辑采用与门进行表示，位于第一行存储位单元与第二行存储位单元之间，用于并行对所述串行移位乘法器存储子阵列的输入操作数与第一行存储位单元输出的本地操作数进行按位点乘操作；所述全加器位于第二行存储位单元之间，所述全加器与所述点乘逻辑与所述第一输入输出多选位单元与所述第二输入输出多选位单元共同构成串行移位乘法器；其中，所述串行移位乘法器对于乘数的每一位，将当前乘数位与被乘数相乘，得到一个部分积；使用所述全加器将部分积、当前部分和以及当前进位相加，得到新的部分和与新的进位；将新的部分和的最低有效位输出到结果的相应位置；将新的部分和与新的进位保持在第二行存储位单元与第三行存储位单元中，以便在下一次计算时作为当前部分和与当前进位使用；其中，所述串行移位乘法器存储子阵列还包括：在正常读写模式下，所有存储位单元的模式选择信号s_mode置为0，读写数据分别通过存储位单元的正常读数据信号线mem_out读出与正常写数据信号线mem_in写入，且所有存储位单元由全局字线及控制模块进行控制操作，此时所述串行移位乘法器存储子阵列视为普通存储阵列；在存内计算模式下，所有存储位单元的模式选择信号s_mode置为1，其中，所述第一行存储位单元用于输出乘法计算所需的本地操作数；第二行存储位单元用于存储并输出全加器的部分和；第三行存储位单元用户存储并输出全加器的进位输出；所述第四行存储位单元和第五行存储位单元用于存储最终的乘法结果。

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权利要求：

百度查询： 中国人民解放军国防科技大学 基于标准单元的可配置存内计算架构及其编译器