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申请/专利权人：意法半导体(鲁塞)公司
摘要：本公开的各实施例涉及每易失性位具有单个非易失性位的非易失性静态随机存取存储器架构。非易失性静态随机存取存储器NVSRAM单元包括SRAM单元和单个EEPROM单元。第一门基于字级字线信号将SRAM单元耦合到位线。EEPROM具有接收控制栅极信号的控制端子。第二门基于EEPROM读取信号将EEPROM耦合到位线。第三门基于重新加载信号将SRAM单元耦合到EEPROM。电源锁存器生成用于SRAM单元的电源信号。控制栅极锁存器生成控制栅极信号，控制栅极锁存器在擦除信号和电源信号都处于逻辑高时置位，或者在编程信号和电源信号的补信号都处于逻辑高时置位，并且在读取信号处于逻辑高时复位。
主权项：1.一种非易失性静态随机存取存储器NVSRAM，包括：NVSRAM单元，包括：SRAM存储器单元；第一门，基于字级字线信号，选择性地将所述SRAM存储器单元直接电耦合到位线；缓冲器电路，基于SRAM读取字线信号，将所述SRAM存储器单元的逻辑状态传输到所述位线；单个EEPROM存储器单元，具有接收控制栅极信号的控制端子；第二门，基于EEPROM读取信号，选择性地将所述单个EEPROM存储器单元直接电耦合到所述位线；以及第三门，基于重新加载信号，选择性地将所述SRAM存储器单元直接电耦合到所述单个EEPROM存储器单元；以及电源锁存器，所述电源锁存器被配置为生成用于为所述SRAM存储器单元供电的电源信号；其中所述电源锁存器包括：第一锁存器，被配置为当复位写入信号处于逻辑高时置位，并且被配置为当置位信号和用于所述SRAM存储器单元的字线两者都处于逻辑高时复位；反相器，具有耦合到所述第一锁存器的输出的输入；其中所述电源信号在反相器的输出处被生成。
全文数据：
权利要求：
百度查询： 意法半导体(鲁塞)公司 每易失性位具有单个非易失性位的非易失性静态随机存取存储器架构
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