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申请/专利权人：西安电子科技大学
摘要：本发明公开了一种用于SDADC的并行非完全建立CLS开关电容积分器，涉及模拟电路技术领域，解决了现有技术中的在先进技术节点中的运放电路结构难以稳定提供高增益的问题，该电路由时钟控制电路产生两相非交叠时钟以及控制并行CLS网络的一系列时钟，两相非交叠时钟用于控制积分器对信号进行采样以及积分操作，其余时钟用于控制并行CLS网络不同支路的接入以及断开操作，从而实现有效的增益损失补偿。
主权项：1.一种用于SDADC的并行非完全建立CLS开关电容积分器，其特征在于，包括：开关电容网络电路、运算放大器电路、并行CLS网络电路和时钟控制电路；所述开关电容网络电路，用于通过所述时钟控制电路输出的时钟对所述开关电容网络电路中的开关进行通断控制，进而对输入信号进行采样和积分，得到第一积分结果；所述并行CLS网络电路，用于通过所述时钟控制电路输出的时钟控制所述并行CLS网络电路中的开关进行通断控制，使得所述并行CLS网络电路中的电容反转，对所述第一积分结果的误差进行抑制，得到抑制结果；所述运算放大器电路，用于在所述开关电容网络电路进行积分时，将所述开关电容网络电路的采样电容上的电荷初步转移到积分电容上，在所述并行CLS网络电路工作时，根据所述抑制结果，将所述开关电容网络电路的采样电容上的残余电荷进一步转移到积分电容上，得到最终积分结果；所述时钟控制电路，用于产生控制所述开关电容网络电路和所述并行CLS网络电路的多个时钟。
全文数据：
权利要求：
百度查询： 西安电子科技大学 用于SD ADC的并行非完全建立CLS开关电容积分器
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