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申请/专利权人：德克萨斯仪器股份有限公司
摘要：一种电路包括模数转换器ADC和迟滞电路700。ADC被配置为生成一系列数字码。迟滞电路700被配置为：a确定该系列数字码中的第一数字码表示在与前面的数字码相同方向上变化，并将第一数字码存储在寄存器726中；以及b确定该系列数字码中的第二数字码表示与前面的数字码的方向的变化，确定第二数字码与先前数字码相差小于迟滞值，并且不将第二数字码存储在寄存器726中。
主权项：1.一种电路，包括：模数转换器即ADC，所述ADC具有ADC输出；方向检测电路，所述方向检测电路具有方向检测电路输入和方向检测电路输出，所述方向检测电路输入耦合所述ADC输出；加法器，所述加法器具有第一加法器输入和第二加法器输入以及加法器输出，所述第一加法器输入耦合到所述方向检测电路输出，并且所述第二加法器输入耦合到迟滞存储元件；第一锁存器，所述第一锁存器具有第一锁存器输入、第一时钟输入和第一锁存器输出，其中所述第一锁存器输入耦合到所述加法器输出；第一比较器，所述第一比较器具有第一比较器输入和第二比较器输入，所述第一比较器输入耦合到所述ADC输出，并且所述第二比较器输入耦合到所述第一锁存器输出；正沿检测电路，所述正沿检测电路具有正沿检测输入和正沿检测输出；第一逻辑门，所述第一逻辑门具有第一逻辑门输入和第一逻辑门输出，所述第一逻辑门输入耦合到所述正沿检测输出，并且所述第一逻辑门输出耦合到所述第一时钟输入；负沿检测电路，所述负沿检测电路具有负沿检测输入和负沿检测输出；第二逻辑门，所述第二逻辑门具有第二逻辑门输入和第二逻辑门输出，所述第二逻辑门输入耦合所述负沿检测输出；第二锁存器，所述第二锁存器具有第二时钟输入、第二锁存器输入和第二锁存器输出，所述第二锁存器输入耦合到所述加法器输出，并且所述第二时钟输入耦合到所述第二逻辑门输出；以及第二比较器，所述第二比较器具有第三比较器输入和第四比较器输入，所述第三比较器输入耦合到所述ADC输出，并且所述第四比较器输入耦合到所述第二锁存器输出。
全文数据：
权利要求：
百度查询： 德克萨斯仪器股份有限公司 具有迟滞的模数转换器
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