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摘要：本申请公开了一种芯片内建自测试电路、方法及半导体装置。其中电路采用FPGA根据时钟比较结果来执行不同操作，当所述比较结果相等时，所述FPGA控制电路停止工作，并输出完成标识；当所述比较结果不相等时，所述FPGA控制所述第一分频器或所述第二分频器以预设步进值改变分频比，使得调整后的第一计数值与第二计数值差值满足精度要求，并将调整步数发送给修调电路来改变所述第二时钟信号。本申请通过以上技术方案可以提升芯片修调效率。

主权项：1.一种芯片内建自测试电路，其特征在于，包括第一分频器、第二分频器、第一计数器、第二计数器、比较器及FPGA；所述第一分频器接收外部参考的第一时钟信号，并通过所述第一计数器将所述第一时钟信号转换成第一计数值；所述第二分频器接收芯片内产生的第二时钟信号，并通过所述第二计数器将所述第二时钟信号转换成第二计数值；所述比较器对所述第一计数值及第二计数值进行比较，并将比较结果发送给FPGA；当所述比较结果相等时，所述FPGA控制电路停止工作，并输出完成标识；当所述比较结果不相等时，所述FPGA控制所述第一分频器或所述第二分频器以预设步进值改变分频比，使得调整后的第一计数值与第二计数值的差值满足精度要求，并将调整步数发送给修调电路来改变所述第二时钟信号；还包括第一多路复用器、第二多路复用器、第一模拟数字转换器、第二模拟数字转换器；所述第一多路复用器的输入端连接所述第一时钟信号，所述第一多路复用器的第一输出端连接所述第一分频器的输入端，所述第一多路复用器的第二输出端连接所述第一模拟数字转换器的输入端，所述第一模拟数字转换器的输出端连接所述FPGA的输入端；所述第一多路复用器的控制端连接所述第二多路复用器的控制端；所述第二多路复用器的输入端连接所述第二时钟信号，所述第二多路复用器的第一输出端连接所述第二分频器的输入端，所述第二多路复用器的第二输出端连接所述第二模拟数字转换器的输入端，所述第二模拟数字转换器的输出端连接所述FPGA的输入端。

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