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摘要：本申请提供一种逐次逼近型模数转换器，包括DACArray、比较器和SAR逻辑单元。SAR逻辑单元包括亚稳态清除单元，所述逐次逼近型模数转换器还包括：与比较器的输出端连接的一组阈值不同的处理器，该一组阈值不同的处理器中的各个处理器的输出端均连接至SAR逻辑单元中的亚稳态清除单元。各处理器分别将比较器输出的比较结果与各自的阈值进行比较得到一处理结果，并将得到的处理结果发送至亚稳态清除单元；亚稳态清除单元依据各处理器分别发送的处理结果判断比较器是否发生异常；当判断比较器发生异常时，SAR逻辑单元按照预设的填表规则进行填表处理。本申请能够提高SARADC的转换速度，从而提高SARADC的性能。

主权项：1.一种逐次逼近型模数转换器，包括数模转换器电容阵列DACArray、比较器和SAR逻辑单元，其特征在于，所述DACArray与所述比较器的输入端连接，所述SAR逻辑单元与所述DACArray连接，所述SAR逻辑单元包括一亚稳态清除单元，所述逐次逼近型模数转换器还包括：与所述比较器的输出端连接的一组阈值不同的处理器，所述一组阈值不同的处理器中的各个处理器的输出端均连接至所述SAR逻辑单元中的亚稳态清除单元；其中，各处理器分别将所述比较器输出的比较结果与各自的阈值进行比较得到一处理结果，并将得到的处理结果发送至所述亚稳态清除单元；所述亚稳态清除单元依据各处理器分别发送的处理结果判断所述比较器是否发生异常；当判断所述比较器发生异常时，将SAR当前最高位的值置1，将SAR当前最高位的下一位到最低位的值分别置0；或，将SAR当前最高位的值置0，将SAR当前最高位的下一位到最低位的值分别置1。

全文数据：一种逐次逼近型模数转换器技术领域[0001]本申请涉及模数转换技术领域，尤其涉及一种逐次逼近型模数转换器。背景技术[0002]在各类模数转换器中，逐次逼近型的模数转换器SARADC因为其低功耗、中等精度和高分辨率而得到广泛应用。[0003]如图1所示，目前现有的SARADC包括数模转换器电容阵列DACArray1、比较器2和SAR逻辑单元3。在实际应用过程中，SARADC中的DACArrayl对输入信号进行采样，并在米样完成后输出第一电压信号V+和第二电压信号V-，该第一电压信号V+和第二电压信号V-分别输入至比较器2的正极端和负极端。比较器2对输入的第一电压信号V+和第二电压信号V-进行比较，生成一个比较结果Vcomp。其中，当第一电压信号V+大于第二电压信号V-时，比较器2输出高电平信号，例如“Γ至SAR逻辑单元3,此时SAR逻辑单元3中的最高位置为“Γ;当第一电压信号V+小于第二电压信号V-时，比较器2输出低电平信号，例如“0”至SAR逻辑单元3，此时SAR逻辑单元3中的最高位置为“0”。[0004]时钟信号elk控制SAR逻辑单元3和比较器2的输出更新，如图2所示，当时钟信号elk处于高电平阶段时，比较器2对输入的第一电压信号V+和第二电压信号V-进行比较，输出Vcomp。SAR逻辑单元3依据Vcomp完成一次置位后移至次高位，准备进行下一次比较，如此循环，直至最低有效位LSB比较完毕。至此，整个逐次比较过程结束，SARADC完成了一次模拟量到数字量的转换，并输出该模拟量对应的数字码。[0005]然而本申请的申请人发现，在SARADC中，当比较器2的输入电压较大，即第一电压信号V+和第二电压信号V-相距较远且远离下一级电路的阈值电压（S卩SAR逻辑阈值电压）时，下一级电路能够对其正确判断，而比较器2的输入电压较小，即第一电压信号V+和第二电压信号V-相距较近且接近下一级电路的阈值电压时，比较器2的比较时间会变长，甚至出现亚稳态。亚稳态指的是比较器2的输出无法在某个规定时间段内达到一个确认的逻辑输出状态。当一个比较器进入亚稳态时，既无法预测该次比较结果，也无法预测何时才能得到稳定的逻辑输出结果。[0006]为了便于更清楚地描述，结合图2、图3所示，在时刻1时，假设下一级电路的阈值为放大器阈值时，比较器2输出的Vcomp大于放大器阈值时，比较器2输出“1”电平，此时表明第一电压信号V+大于第二电压信号V-，SAR逻辑单元3将SAR的最高位置为“1”。在时刻2时，比较器2输出的Vcomp处于放大器阈值范围内，此时无法判断比较器2输出的电平值，也无法判断第一电压信号V+和第二电压信号V-的大小，比较器2进入亚稳态状态。在时刻3时，比较器2输出的Vcomp小于放大器阈值，比较器2输出“0”电平，此时表明第一电压信号V+小于第二电压信号V-，SAR逻辑单元3将SAR的最高位置为“0”。[0007]可见，当比较器的比较时间变长或比较器进入亚稳态状态时，比较器可能会判断错误或出现不确定状态，导致SARADC的误码率增加，SARADC的转换速度降低，从而降低了SARADC的性能。发明内容[0008]有鉴于此，本发明提供一种逐次逼近型模数转换器，能够降低SARADC的误码率，由此提高SARADC的转换速度，从而提高SARADC的性能。技术方案如下：[0009]本申请提供一种逐次逼近型模数转换器，包括数模转换器电容阵列DACArray、比较器和SAR逻辑单元，所述SAR逻辑单元包括一亚稳态清除单元，所述逐次逼近型模数转换器还包括:与所述比较器的输出端连接的一组阈值不同的处理器，所述一组阈值不同的处理器中的各个处理器的输出端均连接至所述SAR逻辑单元中的亚稳态清除单元；[0010]其中，各处理器分别将所述比较器输出的比较结果与各自的阈值进行比较得到一处理结果，并将得到的处理结果发送至所述亚稳态清除单元；[0011]所述亚稳态清除单元依据各处理器分别发送的处理结果判断所述比较器是否发生异常；[0012]当判断所述比较器发生异常时，所述SAR逻辑单元按照预设的填表规则进行填表处理。[0013]可选地，所述一组阈值不同的处理器包括第一处理器、第二处理器和第三处理器，其中所述第二处理器的阈值大于所述第一处理器的阈值，所述第一处理器的阈值大于所述第三处理器的阈值。[0014]可选地，所述第一处理器、第二处理器和第三处理器分别为阈值不同的三个CMOS反相器。[0015]可选地，所述亚稳态清除单元依据各处理器分别发送的处理结果判断所述比较器是否发生异常包括：[0016]当所述第二处理器的处理结果和所述第三处理器的处理结果一致时，判断所述比较器未发生异常；[0017]当所述第二处理器的处理结果和所述第三处理器的处理结果不一致时，判断所述比较器发生异常。[0018]可选地，所述第二处理器的处理结果和所述第三处理器的处理结果不一致包括：[0019]所述第二处理器的处理结果为1，所述第三处理器的处理结果为0;或，[0020]所述第三处理器的处理结果为1，所述第二处理器的处理结果为0。[0021]可选地，当判断所述比较器未发生异常时，所述SAR逻辑单元还用于：[0022]依据所述第一处理器的处理结果，将SAR当前最高位的值置为与所述第一处理器的处理结果相对应的值。[0023]可选地，所述亚稳态清除单元至少包括一组触发器或一组再生放大器。[0024]可选地，在判断所述比较器发生异常时，所述SAR逻辑单元按照预设的填表规则进行填表处理包括：[0025]将SAR当前最高位的值置1，将SAR当前最高位的下一位到最低位的值分别置0;或，[0026]将SAR当前最高位的值置0,将SAR当前最高位的下一位到最低位的值分别置1。[0027]可选地，所述SAR逻辑单元还用于:丢弃所述第一处理器的处理结果。[0028]可选地，所述比较器发生异常包括:所述比较器进入亚稳态状态、或所述比较器的比较时间大于预设阈值。[0029]本申请提供的逐次逼近型模数转换器在SAR逻辑单元中增加了一亚稳态清除单元，并在比较器和SAR逻辑单元之间增加了一组阈值不同的处理器，其中该一组阈值不同的处理器中的各个处理器的输出端均连接至SAR逻辑单元中的亚稳态清除单元。本申请中的各处理器分别将比较器输出的比较结果与各自的阈值进行比较得到一处理结果，并将得到的处理结果发送至亚稳态清除单元。亚稳态清除单元能够依据各处理器分别发送的处理结果判断比较器是否发生异常。当在判断比较器发生异常时，SAR逻辑单元按照预设的填表规则进行填表处理。[0030]本申请通过在SAR逻辑单元中增加一亚稳态清除单元，并在比较器的后续电路中增加一组阈值不同的处理器，亚稳态清除单元能够基于各处理器分别得到的处理结果有效判断识别出比较器是否花费较长的比较时间或进入亚稳态状态，而一旦确定比较器花费的比较时间变长或进入了亚稳态状态，说明比较器当前比较的两个输入（即第一电压信号和第二电压信号）非常接近，此时SAR逻辑单元直接按照预设的填表规则进行填表处理，由此能够降低SARADC的误码率，同时也就提高了SARADC的转换速度，从而提高SARADC的性能。本申请尤其适用于改善同步逐次逼近型模数转换器。附图说明[0031]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。[0032]图1为现有SARADC的结构示意图；[0033]图2为比较器的工作原理示意图；[0034]图3为比较器的输出Vcomp与阈值的比较结果示意图；[0035]图4为本申请实施例提供的一种逐次逼近型模数转换器的结构示意图；[0036]图5为本申请实施例提供的另一种逐次逼近型模数转换器的结构示意图；[0037]图6为本申请实施例中CMOS反相器的结构示意图；[0038]图7为本申请实施例中阈值不同的CMOS反相器对比较器输出结果的处理结果示意图。具体实施方式[0039]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。[0040]如图4所示，其示出了本申请实施例提供的一种逐次逼近型模数转换器的结构示意图，本申请提供的逐次逼近型模数转换器可以包括:DACArraylOO、比较器200、SAR逻辑单元300、一组阈值不同的处理器400和设置于SAR逻辑单元300中的亚稳态清除单元310。具体地：[0041]DACArray100对输入信号进行采样得到第一电压信号V+和第二电压信号V-，并将该第一电压信号V+和第二电压信号V-分别输入至比较器200的正极端和负极端。[0042]比较器200将输入的第一电压信号V+和第二电压信号V-进行比较，得到一比较结果Vcomp〇[0043]一组阈值不同的处理器400包括多个处理器，该多个处理器的输出端均连接至SAR逻辑单元300中的亚稳态清除单元310。其中各处理器分别将比较器200输出的比较结果Vcomp与各自的阈值进行比较得到一处理结果，进而将得到的处理结果发送至亚稳态清除单元310。[0044]在本申请实际应用过程中，亚稳态清除单元310接收各个处理器分别发送的处理结果，并依据各个处理结果判断比较器200是否发生异常。当亚稳态清除单元310判断比较器200发生异常时，SAR逻辑单元300则直接按照预设的填表规则进行填表处理。[0045]可以理解地，本申请实施例可以将与SAR逻辑单元300连接的某一个处理器为了便于描述，将其称之为第一处理器得到的处理结果可以作为SAR逻辑单元300执行为位赋值的依据，其他处理器得到的处理结果则作为判断当前比较器200是否发生异常的依据。[0046]具体地，当其他处理器得到的处理结果均一致时，表明当前比较器200未发生异常，由此可以确定第一处理器得到的处理结果比较准确，SAR逻辑单元300可以直接依据第一处理器得到的处理结果优选地同时依据第一处理器得到的处理结果和其他处理器的处理结果得到SAR当前最高位的值，如“0”或“Γ。而当其他处理器得到的处理结果不一致时，表明当前比较器200发生异常，第一处理器得到的处理结果误码率较高，SAR逻辑单元300丢弃该第一处理器得到的处理结果，直接按照预设的填表规则对SAR当前剩余的所有位进行填表处理。[0047]为了便于对本申请提供的技术方案进行更清楚地说明，本申请以一组阈值不同的处理器具体包括三个处理器，分别为第一处理器、第二处理器和第三处理器为例，其中第二处理器的阈值Vth+大于第一处理器的阈值VthO，第一处理器的阈值VthO大于第三处理器的阈值Vth-。[0048]当然，本申请还可以设置二个处理器、四个处理器、五个处理器等，以及设置各个处理器的不同阈值，本申请对于处理器的设置个数以及各个阈值的具体大小不作限定，本申请优选设置三个处理器。[0049]更具体地，如图5所示，本申请中的第一处理器、第二处理器和第三处理器可以具体为三个阈值不同的CMOS反相器，如阈值为VthO的CMOS反相器410、阈值为Vth+的CMOS反相器420和阈值为Vth-的CMOS反相器430，其中Vth+VthOVth-。[0050]本申请实施例中CMOS反相器的结构如图6所示，通过改变P、N的尺寸比例能够改变CMOS反相器的阈值大小，即本申请实施例中CMOS反相器的阈值大小可调。正常情况下，当输入的Vin为0时，输出的Vout为1，当输入的Vin为1时，输出的Vout为0。但是，当输入的Vin为一特定值或特定范围内的值该特定值或特定范围内的值就是CMOS反相器的阈值时，COMS反相器无法判断输出的Vout的值。例如，当阈值为0.6V时，当输入的Vin小于0.6V时，输出的Vout为1;当输入的Vin大于0.6V时，输出的Vout为0;而当输入的Vin为0.6V时，COMS反相器无法判断其输出的值。[0051]需要说明的是，阈值不同的三个COMS反相器的使用仅为本申请实施例的一种实现方式，凡含有阈值处理功能的元器件均属于本申请的申请范围之内。[0052]本申请实施例中，DACArraylOO将采样得到的第一电压信号V+和第二电压信号V-输入比较器200,比较器200比较第一电压信号V+和第二电压信号V-得到一个比较结果Vcomp。比较结果Vcomp分别输入至阈值为VthO的CMOS反相器410、阈值为Vth+的CMOS反相器420、和阈值为Vth-的CMOS反相器430中进行二次处理。其中阈值为VthO的CMOS反相器410将其处理结果VoutO输入到SAR逻辑单元300进行环路处理，同时也将其处理结果VoutO输入到SAR逻辑单元300中的亚稳态清除单元310。与此同时，阈值为Vth+的CMOS反相器420和阈值为Vth-的CMOS反相器430也分别将其处理结果Vout+和Vout-输入至SAR逻辑单元300中的亚稳态清除单元310。[0053]本申请中的亚稳态清除单元310至少包括一组触发器或一组再生放大器。本申请通过利用触发器或再生放大器存储数据，从而使得SAR逻辑单元300能够从触发器或再生放大器中获取其寄存的数据。[0054]优选地，本申请针对三个阈值不同的CMOS反相器，S卩CMOS反相器410、CMOS反相器420和CMOS反相器430,可以设置与之对应的三组触发器，其中每一组触发器至少包括一个触发器。[0055]可选地，本申请实施例中的触发器可以具体为DFFD类型触发器）。对于本申请中每组触发器中DFF的个数可以为1个、2个、3个甚至更多，本申请对每组触发器中DFF的个数不作限定，且各组触发器中DFF的个数可以相同也可不同，本申请也不做限定。[0056]在本申请实施例的实际应用过程中，结合图7所示，时钟信号elk控制SAR逻辑单元300和比较器200的输出更新。当时钟信号elk为高电平时，比较器200的比较结果Vcomp分别经过阈值为VthO的CMOS反相器410、阈值为Vth+的CMOS反相器420和阈值为Vth-的CMOS反相器430，CM0S反相器410、CM0S反相器420和CMOS反相器430的处理结果如下：[0057]1当比较结果Vcomp与阈值的位置关系如图7中时亥Ijl所示时，由于比较结果Vcomp大于阈值Vth+、Vth0、Vth-，CMOS反相器420的输出Vout+、CM0S反相器410的输出VoutO、和CMOS反相器430的输出Vout-的值分别为0、0、0;[0058]2当比较结果Vcomp与阈值的位置关系如图7中时亥1」2所示时，由于比较结果Vcomp等于阈值Vth+、大于阈值VthO、Vth-，则CMOS反相器420的输出Vout+的值无法确定，CMOS反相器410的输出VoutO和CMOS反相器430的输出Vout-的值分别为0、0;[0059]3当比较结果Vcomp与阈值的位置关系如图7中时亥1」3所示时，由于比较结果Vcomp小于阈值Vth+、大于阈值Vth0、Vth-，则CMOS反相器420的输出Vout+的值为1，CM0S反相器410的输出VoutO和CMOS反相器430的输出Vout-的值分别为0、0;[0060]4当比较结果Vcomp与阈值的位置关系如图7中时亥1」4所示时，由于比较结果Vcomp小于阈值Vth+、等于阈值VthO、大于阈值Vth-，则CMOS反相器420的输出Vout+的值为I，CMOS反相器410的输出VoutO的值无法确定，CMOS反相器430的输出Vout-的值为0;[0061]5当比较结果Vcomp与阈值的位置关系如图7中时亥1」5所示时，由于比较结果Vcomp小于阈值Vth+、VthO、大于阈值Vth-，则CMOS反相器420的输出Vout+和CMOS反相器410的输出VoutO的值均为1，CMOS反相器430的输出Vout-的值为0;[0062]6当比较结果Vcomp与阈值的位置关系如图7中时亥1」6所示时，由于比较结果Vcomp小于阈值Vth+、VthO、等于阈值Vth-，则CMOS反相器420的输出Vout+和CMOS反相器410的输出VoutO的值均为1，CMOS反相器430的输出Vout-的值无法确定；[0063]7当比较结果Vcomp与阈值的位置关系如图7中时亥Ij7所示时，由于比较结果Vcomp小于阈值Vth+、VthO、和Vth-，则CMOS反相器420的输出Vout+、CM0S反相器410的输出VoutO和CMOS反相器430的输出Vout-的值均为1。[0064]针对上述7种情况，可总结得到如下表1。[0067]表1[0068]可见，针对情况1，CM0S反相器420的输出Vout+、CM0S反相器410的输出VoutO和CMOS反相器430的输出Vout-的值均为0,针对情况7，CM0S反相器420的输出Vout+、CM0S反相器410的输出VoutO和CMOS反相器430的输出Vout-的值均为1，由此亚稳态清除单元310判断得知三个阈值不同的CMOS反相器的处理结果一致，确定当前比较器200未发生异常，SAR逻辑单元300直接依据CMOS反相器410的输出VoutO，将SAR当前最高位的值置为与该VoutO相对应的值。[0069]更具体地，在情况1时，当Vout+输出为0,VoutO输出为0,Vout-输出为0时，因为Vout+和Vout-的输出一致，均为0,因此亚稳态清除单元310判断得知当前VoutO的输出比较准确，从而SAR逻辑单元300直接依据VoutO的输出0得到SAR当前最高位的值为1，输出“Γ电平，将SAR当前最高位的值置为1;在情况7时，当Vout+输出为I，VoutO输出为I，Vout-输出为1时，因为Vout+和Vout-的输出一致，均为1，因此亚稳态清除单元310判断得知当前VoutO的输出比较准确，从而SAR逻辑单元300直接依据VoutO的输出1得到SAR当前最高位的值为0，输出“〇”电平，将SAR当前最高位的值置为0。[0070]在本申请实施例中，当确定Vout+、VoutO、Vout-为0、0、0或（1、1、1时，根据比较器200的比较结果Vcomp，确定输出SAR当前的最高位为1或0,并将当前最高位MSB置为相应的电平值。时钟信号cIk控制SAR逻辑单元300和比较器200的输出更新，当时钟信号cIk处于高电平阶段时，SAR逻辑单元300移至次高位，等待进行下一次比较，直至最低有效位LSB比较完毕。至此，整个逐次比较过程结束，ADC完成了一次模拟量到数字量的转换，并输出该模拟量对应的数字码。[0071]需要说明的是，在本申请上述实施例的实现过程中，CMOS反相器420和CMOS反相器430仅作为判断当前比较器200是否发送异常也可理解为当前CMOS反相器410的输出VoutO是否准确）的判断电路，不会造成SAR逻辑单元300的处理延期，不会影响SAR逻辑单元300的环路处理过程。[0072]而针对其他情况，因为CMOS反相器420的输出Vout+和CMOS反相器430的输出Vout-的结果不一致，亚稳态清除单元310判断当前比较器200发生异常，由此SAR逻辑单元300直接按照预设的填表规则进行填表处理，而丢弃CMOS反相器410的输出VoutO。[0073]具体地，对于情况2和情况6:[0074]在情况2时，CMOS反相器420的输出Vout+的值不确定，进入亚稳态清除单元310中的寄存器DFF连续打两拍，从而确定Vout+的值为0还是1。经两拍处理后的Vout+的值为0时，因为其与Vout-的值一致，因此采取对情况1的处理步骤，而经两拍处理后的Vout+的值为1时，则直接按照预设的填表规则进行填表处理。例如，在第η位转换过程中出现无法确定的情况时，从第η位开始后续位的比较都将不再进行，直接将当前位（即第η位置1，将当前位的下一位到最低位的值分别置0;或，将当前位置0,将当前位的下一位到最低位的值分别置1，即认为SAR从第η位到最低位的值为1000…0或者0111…1。[0075]在情况6时，CMOS反相器430的输出Vout-的值不确定，进入亚稳态清除单元310中的寄存器DFF连续打两拍，从而确定Vout-的值为0还是1。经两拍处理后的Vout+的值为1时，因为其与Vout-的值一致，因此采取对情况7的处理步骤，而经两拍处理后的Vout-的值为0时，则直接按照预设的填表规则进行填表处理。例如，在第η位转换过程中出现无法确定的情况时，从第η位开始后续位的比较都将不再进行，直接将当前位（即第η位置1，将当前位的下一位到最低位的值分别置0;或，将当前位置0,将当前位的下一位到最低位的值分别置1，即认为SAR从第η位到最低位的值为1000…0或者0111…1。[0076]而针对情况3、情况4、情况5,因为Vout+与Vout-的值不一致，亚稳态清除单元310确定比较器发生异常，也即确定当前VoutO的输出不准确，此时SAR逻辑单元300直接按照预设的填表规则进行填表处理，而丢弃VoutO。例如，在第η位转换过程中出现无法确定的情况时，从第η位开始后续位的比较都将不再进行，直接将当前位（即第η位置1，将当前位的下一位到最低位的值分别置〇;或，将当前位置〇,将当前位的下一位到最低位的值分别置1，即认为SAR从第η位到最低位的值为1000…0或者0111…1。[0077]可以理解地，现有的SARADC在发生亚稳态情况下，比较器的比较时间较长且无法及时给出一个准确的比较结果，而SAR逻辑单元需要获得一个准确的比较结果之后才能继续后续流程，那么对于将一组模拟信号转换得到一组数字量的整个过程而言，在某一个数字量的转换过程中发生亚稳态情况时，整个环路处理过程被搁置等待，环路处理速度大大降低。而本申请通过设置亚稳态清除单元310以及多个处理器，利用亚稳态清除单元310依据各个处理器的处理结果判断比较器200是否发生亚稳态。当判断比较器200发生亚稳态时，SAR逻辑单元300不再等待比较器200的比较结果，且即使接收到比较器200经由CMOS反相器410输出的处理结果，SAR逻辑单元300也是选择丢弃该比较结果而直接按照预设的填表规则进行填表处理。从环路处理过程来看，本申请中的SAR逻辑单元300不会因为比较器200发生亚稳态情况而影响其置位操作，整个环路处理过程不会被搁置等待，环路处理速度不受影响。[0078]因此，本申请实施例提供的逐次逼近型模数转换器中，通过在SAR逻辑单元300中增加一亚稳态清除单元310,并在比较器200的后续电路中增加了三个阈值不同的CMOS反相器，该三个阈值不同的CMOS反相器均与亚稳态清除单元310连接，并将其处理结果发送至亚稳态清除单元310。亚稳态清除单元310能够基于各处理器分别得到的处理结果有效判断比较器200是否进入亚稳态状态或比较时间大于预设阈值，从而在确定比较器200花费的比较时间变长或进入了亚稳态状态时，确定比较器200当前比较的两个输入非常接近，CMOS反相器410的输出VoutO误码率较高，由此SAR逻辑单元300直接对SAR当前的最高位和后续的位按照预设的填表规则进行填表处理，由此能够有效降低SARADC的误码率，同时也就提高了SARADC的转换速度，从而提高了SARADC的性能。[0079]需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。[0080]以上对本申请实施例所提供的一种逐次逼近型模数转换器进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

权利要求：1.一种逐次逼近型模数转换器，包括数模转换器电容阵列DACArray、比较器和SAR逻辑单元，其特征在于，所述SAR逻辑单元包括一亚稳态清除单元，所述逐次逼近型模数转换器还包括:与所述比较器的输出端连接的一组阈值不同的处理器，所述一组阈值不同的处理器中的各个处理器的输出端均连接至所述SAR逻辑单元中的亚稳态清除单元；其中，各处理器分别将所述比较器输出的比较结果与各自的阈值进行比较得到一处理结果，并将得到的处理结果发送至所述亚稳态清除单元；所述亚稳态清除单元依据各处理器分别发送的处理结果判断所述比较器是否发生异常；当判断所述比较器发生异常时，所述SAR逻辑单元按照预设的填表规则进行填表处理。2.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述一组阈值不同的处理器包括第一处理器、第二处理器和第三处理器，其中所述第二处理器的阈值大于所述第一处理器的阈值，所述第一处理器的阈值大于所述第三处理器的阈值。3.根据权利要求2所述的逐次逼近型模数转换器，其特征在于，所述第一处理器、第二处理器和第三处理器分别为阈值不同的三个CMOS反相器。4.根据权利要求2所述的逐次逼近型模数转换器，其特征在于，所述亚稳态清除单元依据各处理器分别发送的处理结果判断所述比较器是否发生异常包括：当所述第二处理器的处理结果和所述第三处理器的处理结果一致时，判断所述比较器未发生异常；当所述第二处理器的处理结果和所述第三处理器的处理结果不一致时，判断所述比较器发生异常。5.根据权利要求4所述的逐次逼近型模数转换器，其特征在于，所述第二处理器的处理结果和所述第三处理器的处理结果不一致包括：所述第二处理器的处理结果为1，所述第三处理器的处理结果为〇;或，所述第三处理器的处理结果为1，所述第二处理器的处理结果为0。6.根据权利要求4所述的逐次逼近型模数转换器，其特征在于，当判断所述比较器未发生异常时，所述SAR逻辑单元还用于：依据所述第一处理器的处理结果，将SAR当前最高位的值置为与所述第一处理器的处理结果相对应的值。7.根据权利要求1-6任一项所述的逐次逼近型模数转换器，其特征在于，所述亚稳态清除单元至少包括一组触发器或一组再生放大器。8.根据权利要求1-6任一项所述的逐次逼近型模数转换器，其特征在于，在判断所述比较器发生异常时，所述SAR逻辑单元按照预设的填表规则进行填表处理包括：将SAR当前最高位的值置1，将SAR当前最高位的下一位到最低位的值分别置0;或，将SAR当前最高位的值置0，将SAR当前最高位的下一位到最低位的值分别置1。9.根据权利要求8所述的逐次逼近型模数转换器，其特征在于，所述SAR逻辑单元还用于:丢弃所述第一处理器的处理结果。10.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述比较器发生异常包括:所述比较器进入亚稳态状态、或所述比较器的比较时间大于预设阈值。

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