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摘要：本发明涉及一种ADC动态逻辑翻转电路、字线电压选择电路及存储单元电路。ADC动态逻辑翻转电路包括：第一PMOS晶体管，源极连接第一电源端，漏极连接第一节点，栅极连接于第一控制端；第一NMOS晶体管，源极连接第二电源端，漏极连接第二节点，栅极连接于第三节点；依次连接的多级翻转电路，多级翻转电路并联于第一节点与第二节点之间，上一级翻转电路的输出端连接至下一级翻转电路的输入端；输入电路，用于向第一级翻转电路提供输入信号；第一电容，连接于第一节点与第二节点之间。本发明中，逻辑翻转电路和存储单元与电源端和地端分开，存储单元的写操作与读操作或复位操作控制信号分开，避免电路翻转过程对电源端和地端产生影响，提高成像质量。

主权项：1.一种存储单元电路，其特征在于，包括：6T存储单元，以及分别增设在6T存储单元的电源端和地端的第七PMOS晶体管、第七NMOS晶体管；其中，第七PMOS晶体管，源极连接第四电源端，漏极连接6T存储单元的电源端，栅极连接第四控制端；第七NMOS晶体管，漏极连接所述6T存储单元的地端，源极连接第五电源端，栅极连接第五控制端；其中，所述第四控制端和所述第五控制端由一对相反的控制信号控制。

全文数据：ADC动态逻辑翻转电路、字线电压选择电路及存储单元电路技术领域[〇〇〇1]本发明涉及集成电路设计技术领域，尤其涉及ADC动态逻辑翻转电路、字线电压选择电路及存储单元电路。背景技术[00〇2]现在常用的CMOS图像传感器大多都是通过列并行的逻辑电路输出，并存储于SRAM的存储器。现有的逻辑电路中，CMOS电路在翻转过程中通过对节点电容进行充放电来实现逻辑翻转功能，而且在充放电过程中存在NM0S晶体管和PM0S晶体管同时导通的情况，从而会导致电源端和地端的波动。此外，图像传感器感光过程中存在多列逻辑电路同时翻转的情况，同时将翻转信号写入SRAM，多列ADC的CMOS逻辑同时工作也会导致电源和地的波动，从而影响图像质量。发明内容[0003] 本发明的目的在于提供一种图像传感器的ADC动态逻辑翻转电路，解决现有技术中电源端和地端的波动影响成像质量的问题。[0004] 本发明的另一目的在于还提供一种字线电压选择电路，将存储单元的写操作与读操作或复位操作的控制信号分开，防止读操作及复位操作控制电路对用于产生写操作控制信号的所述ADC动态逻辑翻转电路产生影响。[0005] 本发明的又一目的在于提供一种存储单元电路，将存储单元与电源端和地端分开，隔断多列SRAM在写入过程中对电源和地的干扰。[0006] 为了解决上述技术问题，本发明提供一种ADC动态逻辑翻转电路，包括:第一PM0S晶体管，源极连接第一电源端，漏极连接第一节点，栅极连接于第一控制端；第一NM0S晶体管，源极连接第二电源端，漏极连接第二节点，栅极连接于第三节点；依次连接的多级翻转电路，所述多级翻转电路并联于所述第一节点与所述第二节点之间，且上一级翻转电路的输出端连接至下一级翻转电路的输入端；输入电路，所述输入电路用于向第一级翻转电路提供输入信号；第一电容，连接于所述第一节点与所述第二节点之间。[0007] 可选的，每一级所述翻转电路包括:第二PM0S晶体管，源极连接所述第一节点，漏极连接所述第三节点，栅极连接于所述第一控制端；第二NM0S晶体管，源极连接所述第二节点，漏极连接所述第三节点，栅极连接所述输入电路的输出端或上一级翻转电路的输出端；第三PM0S晶体管，源极连接所述第一节点，漏极连接下一级翻转电路的输入端，栅极连接所述第三节点；第三NM0S晶体管，源极连接所述第二节点，漏极连接下一级翻转电路的输入端，栅极连接第二控制端。[0008] 可选的，所述输入电路包括:第四PMOS晶体管，源极连接第三电源端，漏极连接第四节点，栅极连接所述第一控制端；第五PM0S晶体管，源极连接所述第四节点，漏极连接所述第一节点，栅极连接所述第三节点；第四NMOS晶体管，漏极连接所述第四节点，源极连接所述第一级翻转电路的输入端，栅极连接输入信号；第五NMOS晶体管，漏极连接所述第一级翻转电路的输入端，源极连接所述第二电源端，栅极连接所述第二控制端；第四电容，所述第四电容的一极连接于所述第四节点，另一极连接所述第二节点；第五电容，所述第五电容的一极连接于所述第一级翻转电路的输入端，另一极连接所述第二节点。[0009] 可选的，所述第一电源端的电压为1.2V〜1.5V，所述第二电源端连接地端，所述第三电源端的电压为1.8V〜2.8V。[0010] 可选的，所述第四电容的电容值小于所述第一电容的电容值，所述的第五电容的电容值小于所述的第四电容的电容值。[0011] 可选的，第一级翻转电路还包括:第六麵0S晶体管，漏极连接所述第三节点，源极连接所述第二节点，栅极连接第三控制端。[0012] 相应的，本发明还提供一种字线电压选择电路，包括:字线电压产生电路采用上述的ADC动态逻辑翻转电路，一级翻转电路的输出端通过第一反相器连接至第一或非门的一输入端，相邻的下一级翻转电路的输出端连接至第一或非门的另一输入端，所述第一或非门的输出端提供字线电压，字线电压通过第一选通电路连接至存储单元的字线控制电压；读操作控制信号和复位操作控制信号分别连接至第二或非门的两输入端，所述第二或非门的输出端通过第二反相器和第二选通电路连接至存储单元的字线控制电压。[0013] 相应的，本发明还提供一种存储单元电路，包括:第七PM0S晶体管，源极连接第四电源端，漏极连接6T存储单元的电源端，栅极连接第四控制端；第七NM0S晶体管，漏极连接所述6T存储单元的地端，源极连接第五电源端，栅极连接第五控制端。[00M]可选的，所述6T存储单元的字线控制信号连接上述的字线电压选择电路输出的字线控制电压。[〇〇15]相对于现有技术，本发明的至少具有以下有益效果:1ADC动态逻辑翻转电路中，多级翻转电路通过第一PM0S晶体管与第一电源端断开，通过第一NM0S晶体管与第二电源端断开，第四PM0S晶体管将第三电源端断开，并通过第一电容和第四电容对多级翻转电路中的翻转信号进行充放电，使得电路在翻转过程中不会对第一电源端、第二电源端以及第三电源端产生影响，避免对芯片中的其他电路产生影响，提高图像传感器的成像质量。[0〇16]字线电压选择电路中，将存储单元电路的写操作与读操作或复位操作的控制信5分开，防止读操作及复位操作控制电路对用于产生写操作控制信号的所述ADC动态逻辑翻转电路产生影响。[0017]3存储单元电路中，6T存储单元的电源端通过第七PMOS晶体管与电源端断开，地端通过第七NMOS晶体管断开，使得电路在翻转过程中不会对第四电源端和第五电源端^生影响。 "附图说明[0018] 图1为本发明第一实施例中ADC动态逻辑翻转电路的电路示意图；图2为本发明第一实施例中ADC动态逻辑翻转电路的时序控制图；’图3为本发明第二实施例中字线电压选择电路的电路示意图；图4为本发明第三实施例中存储单元电路的示意图；图5为本发明第三实施例中实现SRAM写和读操作的时序控制图。具体实施方式[0〇19]在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。[〇〇2〇]其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是实例，其在此不应限制本发明保护的范围。[0〇21]为使本发明的上述目的、特征和优点能够更为明显易懂，以下结合附图对本发明的ADC动态逻辑翻转电路进行详细描述。[0〇22]下面结合附图对本发明的ADC动态逻辑翻转电路进行描述。[〇〇23]第一实施例参考图1中所示，本发明提供一种ADC动态逻辑翻转电路，ADC动态逻辑翻转电路包括:第一PM0S晶体管P1，源极连接第一电源端VDD，漏极连接第一节点S1，栅极连接于第一控制端int_sramb;第一NMOS晶体管N1，源极连接第二电源端VSS，漏极连接第二节点S2,栅极连接于第三节点S3;依次连接的多级翻转电路，所述多级翻转电路并联于所述第一节点与所述第二节点之间，且上一级翻转电路的输出端连接至下一级翻转电路的输入端，图1中示出了第一级翻转电路11和第二级翻转电路12,第一级翻转电路11的输出端0UT1连接第二级翻转电路12的输入端；输入电路13,所述输入电路13根据其输入信号cmp_out向第一级翻转电路11提供输入信号；第一电容C1，连接于所述第一节点S1与所述第二节点S2之间。[〇〇24]具体的，参考图1中所示，每一级所述翻转电路包括:第二PM0S晶体管P2，源极连接所述第一节点S1，漏极连接所述第三节点S3，栅极连接于所述第一控制端int_sramb;第二NMOS晶体管N2，源极连接所述第二节点S2，漏极连接所述第三节点S3，栅极连接上一级翻转电路的输出端，或者连接至所述输入电路；第三PMOS晶体管P3，源极连接所述第一节点S1，漏极连接下一级翻转电路的输入端，栅极连接所述第三节点S3;第三NMOS晶体管N3，源极连接所述第二节点S2，漏极连接下一级翻转电路的输入端，栅极连接所述第二控制端int_sram;其中，第一控制端int_sramb和第二控制端int_sram为相位相反的两个信号。[〇〇25]此外，每一级所述翻转电路还包括:第二电容图中未示出，所述第二电容连接于所述第三节点S3与所述第二节点S2之间，所述第一电容C1的电容值大于所述第二电容的电容值，第二电容用于维持第三节点S3的电位并调节第三节点S3上的RC延时。每一级所述翻转电路还包括:第三电容图中未示出，所述第三电容连接于该级翻转电路的输出端与所述第一节点S1之间，所述第一电容C1的电容值大于所述第三电容的电容值，第三电容用于维持输出端的电位并调节输出端上的RC延时。需要说明的是，由于所述的第二电容和第三电容的电容值比较小，可以通过电路版图中的寄生电容得到，所以无需在原理图中增加这两个电容。[0〇26]继续参考图1中所示，所述输入电路13包括:第四PMOS晶体管P4，源极连接第三电源端AVDD，漏极连接第四节点S4，栅极连接所述第一控制端int—sramb;第五PMOS晶体管P5,源极连接所述第四节点S4,漏极连接所述第一节点SI，栅极连接所述第三节点S3;第四电容C4,所述第四电容C4的一极连接于所述第四节点S4,另一极连接所述第二节点S2,所述第四电容的电容值小于所述第一电容的电容值；第四NM0S晶体管N4,漏极连接所述第四节点S4,源极连接第五节点第一级翻转电路11的输入端，栅极连接输入信号cmp_out，输入信号cmp_out为上一级电路ADC中的比较器输出信号；第五NM0S晶体管N5,漏极连接第五节点第一级翻转电路丨丨的输入端，源极连接所述第二电源端VSS，栅极连接所述第二控制端int_sram；第五电容C5,所述第五电容C5的一极连接于所述第五节点S5第一级翻转电路11的输入端，另一极连接所述第二节点S2。[0〇27]本实施例中，前—级比较器电路的输出信号cmp_〇u1^电平为28V，所述第—电源端VDD的电压为1•2V〜1•5V，例如取1•2V，所述第二电源端VSS连接地端，所述第三电源端AVDD的电压为1.8V~2.SV，例如取1.SV。本发明中为了抑制漏电问题，所有M0S管均采用厚氧结构。[0028]参考图1和2所示，本发明的ADC动态逻辑翻转电路的工作过程如下:m首先，时刻，第一控制端int_sramb为低电平信号，第二控制端int_sram为高电平信号、’使得第一PM0S晶体管P1、第二PMOS晶体管P2和第四PM0S晶体管P4打开，第四节点S4的电被拉至第三电源端AVDD的电压值，第一节点si和第三节点S3的电压v〇l被拉至第一电源端VDD的电压值，第一NM〇S晶体管N1和第五匪呢晶体管NS打开，第二节点S2和第五节点ss的电压被拉至第二电源端VSS的电压，第三晶体管N3导通，输出端0UT1的电压v〇2为VSS。同时，第二级翻转电路的PM0S晶体管P2,导通，节点S3,的电压v〇3为VDD，NM〇S晶体管N3,导通，输出端0UT2的电位v〇4为VSS。此时，第五PMOS晶体管的源端为1.8V，漏断和栅端接1.2V，处于导通的边缘状态。。[0〇29]之后，在t2时刻，桌一控制端int_sram为低电平，第二控制端int_sramb为高电平，使得第一PM0S晶体管P1、第四PM0S晶体管P4、第五NM0S晶体管N5均关闭，第一电容C1保持第一节点S1和第二节点S2之间的电压，第四电容C4维持第四节点S4和第二节点S2之间的电压，多级翻转电路11、12与第一电源端VDD和第三电源端AVDD之间断开。这段时间内，由于第五PM0S晶体管P5的弱导通状态，第四节点S4上的电压会从1.8V慢慢降低，而第一节点S1上的电压则会相应地从1•2V有所升高。同时，第二PM0S晶体管P2和第三NM0S晶体管N3也进入截止状态。[0〇3〇]接着，在t3时刻，输入信号cmp_out的电位逐渐升高为2.8V，使得第四顺os晶体管N4打开，第五节点的电压被第四节点逐渐拉高，从而使得第二NM〇S晶体管N2打开，第三节点S3被第一点S2拉成VSS，弟一NM0S晶体管N1关闭，第二节点S2与第二电源端VSS之间断开并且保持在VSS电压。[〇〇31]第三节点S3的电压vol变为低电平后，第五PM0S晶体管P5完全导通使得第一节点S1和第四节点S4的电压相等，稳定在1•4V左右。同时第三PM0S晶体管P3打开，输出端OUT1的电压vo2的电压逐渐上升为高电平，并且将第一级翻转电路11的输出端〇UTl输出到第二级翻转电路12的输入端NM0S晶体管N2’的栅极。第二级翻转电路12中的第二NM0S晶体管N2’打开，节点S3’上的电压vo3被拉至低电位，随后将PM0S晶体管P3’打开，将输出端0UT2的电位拉高，使得vo4的电位拉高为高电位。[0〇32] 此外，本实施例中的第一级翻转电路丨丨还包括:第六NM〇S晶体管N6，漏极连接所述第三节点S3,源极连接所述第二节点S2,栅极连接第三控制端set。在写操作阶段结束以后，在第三控制端set提供一个高电平脉冲信号，使得在写操作阶段尚未收到cmp_out高电平信号的电路列完成翻转，等效于在图像传感器中补入一个亮点。写操作和set操作全部完成之后，cmp_〇Ut变为低电平，电路重新回到tl时刻状态。[〇〇33]第二实施例参考图2和图3所不，本发明还提供一种字线电压选择电路，包括用于控制写操作的字线电压WL以及用于控制读操作的控制信号sel或复位操作的控制信号rst两条支路，控制两条支路的选通，输出相应的字线控制电压WL0,输出至存储单元电路，从而控制存储单元的读写状态。本实施例中，存储单元进行写操作的字线电压WL与进行读操作的sel信号和复位操作的rst信号分开，通过写操作控制信号*1^丨6_11和\¥1416_£1选择第一选通电路33和第二选通电路34的导通，写操作阶段，字线控制电压WL0连接写操作电压WL，非写操作阶段，字线控制电压WL0连接读操作控制信号sel或复位操作控制信号rst，这样使得存储单元进行写操作与读操作或复位操作的过程分开，避免读操作和复位操作的电路对写操作的ADC动态逻辑翻转电路产生影响。[〇〇34]其中，字线电压产生电路20提供写操作电压WL，写操作电压WL通过第一选通电路连接至存储单元的字线控制电压札〇,字线电压产生电路20采用上述的ADC动态逻辑翻转电路一级翻转电路的输出端通过第一反相器连接至第一或非门的一输入端，相邻的下一级翻转电路的输出端连接至第一或非门的另一输入端，所述第一或非门的输出端产生写操作电压WL。具体的，参考图2和图3所不，字线电压广生电路20中第一级翻转电路11的输出端vo2通过第一反相器21连接至第一或非门22的一输入端，第二级翻转电路12的输出端％4连接至第一或非门22的另一输入端，所述第一或非门22的输出端连接写操作电压WL。在Cmp_〇Ut变为高电平之后，通过v〇2和V〇4之间的翻转延迟，在或非门电路22的输出端形成一个高电平脉冲信号作为写操作信号WL。[0035] 需要注意的是，每一路字线控制电压WL0连接了几十个SRAM的存储单元，所以它的负载电容是比较大的，当写操作信号ffL变为高电平脉冲时，它通过第一选通电路连到WLO对连接的几十个存储单元的字线控制端进行充电，会使得所述的ADC动态逻辑翻转电路的第一节点S1的电压被大幅拉低。为了防止这一拉动使得S1上的电压过低导致逻辑翻转电路无法正常工作，所以就有了所述的ADC动态逻辑翻转电路中第五PM0S晶体管完全导通将第四节点S4上更高的电压传到第一节点S1上，提前提高第一节点S1上的电压，保证所述的ADC动态逻辑翻转电路在电压拉低的情况下保持正确的工作状态。这一过程参考图2中所示。[〇〇36]继续参考图3所示，读操作控制信号sel和复位操作控制信号rst分别连接至第二或非门31的两输入端，所述第二或非门31的输出端通过第二反相器32和第二选通电路34连接至存储单元的字线控制电压WL0。[0037]第三实施例参考图4和图5中所示，本实施例提供一种存储单元电路，包括:第七PM0S晶体管P7,其源极连接第四电源端VDD’，漏极连接6T存储单元40的电源端第六节点S6，栅极连接第四控制端bitcell_intb;第七NM0S晶体管N7，其漏极连接所述6T存储单元40的地端第七节点S7，源极连接第五电源端VSS’，栅极连接第五控制端bitcelljnt。第四控制端bitcell_intb和第五控制端bitcell_int是一对相反的控制信号。[〇〇38]其中，所述6T存储单元40包括:第八PM0S晶体管PS，所述第八PM0S晶体管的源极连接第六节点S6,漏极连接第八节点58, 栅极连接第九节点S9;第八NMOS晶体管，所述第八NM0S晶体管的源极连接第七节点S7,漏极连接第八节点S8，栅极连接第九节点S9;第九PMOS晶体管P9,所述第九PM0S晶体管的源极连接第六节点S6,漏极连接第九节点59, 栅极连接第八节点S8;第九NM0S晶体管N9,所述第九NM0S晶体管的源极连接第七节点S7,漏极连接第九节点S9,栅极连接第八节点S8;第十NM0S晶体管N10,所述第十丽0S晶体管N10的漏极连接第一位线BL，源极连接第八节点S8,栅极连接字线电压选择电路输出的字线控制电压WL0;第i^一NMOS晶体管N11，所述第i^一NMOS晶体管Nl1的漏极连接第二位线BLb，源极连接第九节点S9,栅极连接字线电压选择电路输出的字线控制电压WLO。[〇〇39] 在写操作阶段，第四电源端VDD’和第五电源端VSS’之间的电压差并不一定要取电源电压。在本实施例中，第四电源端VDD’取45〇mV，第五电源端VSS’取150mV。参考图4和图5所示，在SRAM的复位阶段将第六节点S6和第七节点S7分别预充电到450mV和150mV，随后第七PM0S晶体管P7将存储单元40的电源端与第四电源端断开，第七NM0S晶体管N7将存储单元40的地端与第五电源端断开。在写操作过程中，通过控制BL和BLb的高低电压的值，使得第八节点S8和第九节点S9也保持在150mV〜450mV之间变化，这样在写操作完成后，第八节点S8和第九节点S9会分别为450mV和150mV。一段时间后，电路进入读操作阶段，改变第四控制端bitcell_intb和第五控制端bitcell—int的电压，使得第七PMOS晶体管P7和第七NM〇s晶体管N7导通，第四电源端VDD’被拉至电源电压，第五电源端VSS’被放至地电压，尽管由于开关效应以及漏电的影响，一段时间后第八节点S8和第九节点S9之间的电压差会减小，但只要保证这一电压差在2〇OmV以上，就足够在第四电源端VDD’被拉至电源电压，第五电源端vss’被放至地电压之后，将第八节点S8和第九节点S9也分别由45〇mV和150mV拉至电源电压和地电压。[0040] 综上所述，本发明中，由于整个写操作过程都是利用动态逻辑控制，与电源端和地端均已断开，因此不会对其他电路造成影响。此外，存储单元的写操作也是在很小的电压差下进行的，这也大大降低了存储单元内部的翻转对其他模块造成的影响，最终读数据时对存储单元内部节点的拉升动作也是在所有写操作全部完成时进行的，所以也降低了存储单元之间的相互影响。通过所述的一系列方式，从而提高了图像传感器的图像质量。[0041] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

权利要求：1.一种ADC动态逻辑翻转电路，其特征在于，包括:第一PMOS晶体管，源极连接第一电源端，漏极连接第一节点，栅极连接于第一控制端；第一NMOS晶体管，源极连接第二电源端，漏极连接第二节点，栅极连接于第三节点；依次连接的多级翻转电路，所述多级翻转电路并联于所述第一节点与所述第二节点之间，且上一级翻转电路的输出端连接至下一级翻转电路的输入端；输入电路，所述输入电路用于向第一级翻转电路提供输入信号；第一电容，连接于所述第一节点与所述第二节点之间。2.根据权利要求1所述的ADC动态逻辑翻转电路，其特征在于，每一级所述翻转电路包括:第二PMOS晶体管，源极连接所述第一节点，漏极连接所述第三节点，栅极连接于所述第一控制端；第二NMOS晶体管，源极连接所述第二节点，漏极连接所述第三节点，栅极连接所述输入电路的输出端或上一级翻转电路的输出端；第三PMOS晶体管，源极连接所述第一节点，漏极连接下一级翻转电路的输入端，栅极连接所述第三节点；第三NMOS晶体管，源极连接所述第二节点，漏极连接下一级翻转电路的输入端，栅极连接第二控制端。3.根据权利要求1或2所述的ADC动态逻辑翻转电路，其特征在于，所述输入电路包括:第四PMOS晶体管，源极连接第三电源端，漏极连接第四节点，栅极连接所述第一控制端；第五PMOS晶体管，源极连接所述第四节点，漏极连接所述第一节点，栅极连接所述第三节点；第四NMOS晶体管，漏极连接所述第四节点，源极连接所述第一级翻转电路的输入端，栅极连接输入信号；第五NMOS晶体管，漏极连接所述第一级翻转电路的输入端，源极连接所述第二电源端，栅极连接所述第二控制端；第四电容，所述第四电容的一极连接于所述第四节点，另一极连接所述第二节点；第五电容，所述第五电容的一极连接于所述第一级翻转电路的输入端，另一极连接所述第二节点。4.根据权利要求3所述的ADC动态逻辑翻转电路，其特征在于，所述第一电源端的电压为1.2V〜1.5V，所述第二电源端连接地端，所述第三电源端的电压为1.8V~2.8V。5.根据权利要求3所述的ADC动态逻辑翻转电路，其特征在于，所述第四电容的电容值小于所述第一电容的电容值，所述的第五电容的电容值小于所述的第四电容的电容值。6.根据权利要求2所述的ADC动态逻辑翻转电路，其特征在于，第一级翻转电路还包括:第六NMOS晶体管，漏极连接所述第三节点，源极连接所述第二节点，栅极连接第三控制端。7.—种字线电压选择电路，其特征在于，包括:字线电压产生电路采用如权利要求1所述的ADC动态逻辑翻转电路，一级翻转电路的输出端通过第一反相器连接至第一或非门的一输入端，相邻的下一级翻转电路的输出端连接至第一或非门的另一输入端，所述第一或非门的输出端提供字线电压，字线电压通过第一选通电路连接至存储单元的字线控制电压；读操作控制信号和复位操作控制信号分别连接至第二或非门的两输入端，所述第二或非门的输出端通过第二反相器和第二选通电路连接至存储单元的字线控制电压。8.—种存储单元电路，其特征在于，包括:第七PMOS晶体管，源极连接第四电源端，漏极连接6T存储单元的电源端，栅极连接第四控制端；第七NMOS晶体管，漏极连接所述6T存储单元的地端，源极连接第五电源端，栅极连接第五控制端。9.根据权利要求8所述的存储单元电路，其特征在于，所述6T存储单元的字线控制信号连接如权利要求7所述的字线电压选择电路输出的字线控制电压。

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