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摘要：本发明实施例提供一种存储器、存储器测试系统以及存储器测试方法，其中，存储器包括：输入电路，适于接收外部时钟信号，并输出第一测试时钟信号；测试路径选择电路，与输入电路连接，适于根据读出时钟命令输出第二测试时钟信号；输出电路，与测试路径选择电路连接，适于将第二测试时钟信号转换为第三测试时钟信号输出到存储器外部，本发明实施例通过量化时钟信号输入被测试的每一个芯片的时间延迟，从而获取芯片的实际输出延迟，提高了多芯片并行测试的准确性。
主权项：1.一种存储器测试系统，其特征在于，包括：多个存储器，将所述存储器依次编号为1至N，所述N为大于等于2的整数；测试卡，输出地址信息、命令信息、第零测试时钟信号、片选信息至所述编号为1至N的存储器，并接收所述编号为1至N的存储器的数据信息；其中，所述存储器，包括：输入电路，适于接收外部时钟信号，并输出第一测试时钟信号；测试路径选择电路，与所述输入电路连接，适于根据读出时钟命令输出第二测试时钟信号；输出电路，与所述测试路径选择电路连接，适于将所述第二测试时钟信号转换为第三测试时钟信号输出到存储器外部；所述数据信息包括主路径延迟信息和测试路径延迟信息；所述主路径延迟信息包括所述输入电路延迟信息、对存储块进行读写操作的时间和输出电路延迟信息；所述测试路径延迟信息包括所述输入电路延迟信息、测试路径选择电路延迟信息和所述输出电路延迟信息；所述输入电路延迟信息表征所述第一测试时钟信号与所述外部时钟信号的延迟；所述测试路径选择电路延迟信息表征所述第二测试时钟信号与所述第一测试时钟信号的延迟；所述输入电路延迟信息表征所述第一测试时钟信号与所述外部时钟信号的延迟；所述输出电路延迟信息表征所述第三测试时钟信号与所述第二测试时钟信号的延迟。
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