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龙图腾网恭喜苏州宽温电子科技有限公司申请的专利基于10T-SRAM单元的低功耗布尔运算电路及芯片获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN118645132B 。

龙图腾网通过国家知识产权局官网在2024-11-12发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411129065.6，技术领域涉及：G11C7/10；该发明授权基于10T-SRAM单元的低功耗布尔运算电路及芯片是由朱翠杰;刘云炜设计研发完成，并于2024-08-16向国家知识产权局提交的专利申请。

本基于10T-SRAM单元的低功耗布尔运算电路及芯片在说明书摘要公布了：本发明涉及静态随机存取存储器技术领域，具体提供了一种基于10T‑SRAM单元的低功耗布尔运算电路及芯片，该电路包括：预充模块，在数据读取或布尔运算时预充RBL；存储模块，包括共用RBL、WBL和WBLB且均读写分离的两个10T‑SRAM单元，其连接预充模块；电荷控制模块，控制使能信号EN对漏电电荷进行收集或释放，其连接存储模块；布尔运算模块，控制灵敏放大器的参考电压进行布尔运算，其连接电荷控制模块。本发明基于读写分离的10T‑SRAM单元进行存内计算，在实现独立两单元布尔运算的同时，保证存储节点不被破坏；对数据读取和布尔运算时的漏电电荷进行收集和释放，实现了漏电功耗再利用，具有低功耗的优点。

本发明授权基于10T-SRAM单元的低功耗布尔运算电路及芯片在权利要求书中公布了：1.一种基于10T-SRAM单元的低功耗布尔运算电路，其特征在于，包括：预充模块，其用于在数据读取或布尔运算时预充第一读位线RBL，在数据写入时预充第一写位线WBL和第二写位线WBLB；存储模块，其用于存储数据；所述存储模块包括两个10T-SRAM单元，所述两个10T-SRAM单元共用所述第一读位线RBL、所述第一写位线WBL和所述第二写位线WBLB，且均为读写分离结构；所述存储模块通过所述第一写位线WBL、所述第二写位线WBLB和所述第一读位线RBL连接所述预充模块；电荷控制模块，其用于在进行所述数据读取或所述布尔运算时，控制使能信号EN对漏电电荷进行收集或释放；所述电荷控制模块通过第一虚拟地线VGA、第二虚拟地线VGB和所述第一读位线RBL连接所述存储模块；布尔运算模块，其包括灵敏放大器；所述布尔运算模块对所述灵敏放大器的参考电压进行控制，用于进行所述布尔运算；所述布尔运算包括NAND和NOR；所述布尔运算模块连接所述电荷控制模块；其中，所述两个10T-SRAM单元均包括8个NMOS管和2个PMOS管；第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管构成互耦锁存器，所述第一PMOS管的漏极和所述第一NMOS管的源极连接处设有第一存储节点，所述第二PMOS管的漏极和所述第二NMOS管的源极连接处设有第二存储节点；第三NMOS管的栅极连接第一写字线，所述第三NMOS管的源极连接所述第一PMOS管的漏极，所述第三NMOS管的漏极连接所述第一写位线WBL；第四NMOS管的栅极连接所述第一写字线，所述第四NMOS管的源极连接所述第二PMOS管的漏极，所述第四NMOS管的漏极连接所述第二写位线WBLB；第五NMOS管的栅极连接所述第一存储节点，所述第五NMOS管的源极连接第七NMOS管的漏极，所述第五NMOS管的漏极连接来自第一漏电通路的第二读位线；第六NMOS管的栅极连接所述第一存储节点，所述第六NMOS管的源极连接第八NMOS管的漏极，所述第六NMOS管的漏极连接来自第二漏电通路的第三读位线；所述第七NMOS管的栅极连接第一读字线，所述第七NMOS管的源极连接所述第一虚拟地线VGA；所述第八NMOS管的栅极连接第二读字线，所述第八NMOS管的源极连接所述第二虚拟地线VGB；所述电荷控制模块包括第一电容、第二电容、第九NMOS管、第十NMOS管、第十一NMOS管、第三PMOS管和二极管；所述第一电容的第一端分别连接所述第一虚拟地线VGA、所述二极管的正极，所述第一电容的第二端分别连接所述第九NMOS管的漏极、所述第三PMOS管的源极；所述二极管的负极分别连接所述第一读位线RBL、所述第十一NMOS管的漏极；所述第十一NMOS管的源极连接所述灵敏放大器，用于在漏电周期内防止充电电流回流至所述灵敏放大器造成错误输出；所述第九NMOS管的源极接地；所述第三PMOS管的漏极分别连接所述第二电容的第一端、所述第十NMOS管的源极；所述第十NMOS管的漏极连接所述第二虚拟地线VGB；所述第二电容的第二端接地；所述第九NMOS管、所述第十NMOS管、所述第十一NMOS管、所述第三PMOS管的栅极均连接所述使能信号EN；在所述漏电周期内，将所述灵敏放大器的开关信号置为高电平，将所述使能信号EN置为高电平，所述第九NMOS管和所述第十NMOS管导通，所述第三PMOS管截止；所述第一读位线RBL通过所述第一虚拟地线VGA漏电时，所述第一电容充电；所述第一读位线RBL通过所述第二虚拟地线VGB漏电时，所述第二电容充电；所述第一电容和所述第二电容均充电时为并联；在所述漏电周期结束后，将所述灵敏放大器的开关信号置为低电平，将所述使能信号EN置为低电平，所述第九NMOS管和所述第十NMOS管截止，所述第三PMOS管导通，所述第一电容和所述第二电容串联放电；其中，当所述第一虚拟地线VGA的电位高于所述第一读位线RBL的电位时，由所述第一虚拟地线VGA向所述第一读位线RBL充电；当所述第一虚拟地线VGA的电位等于或小于所述第一读位线RBL的电位时，由所述第一虚拟地线VGA对所述第一读位线RBL进行电位保持。

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