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龙图腾网恭喜中国传媒大学申请的专利MPEG-2同步字节解码器中伴随式的并行产生装置和方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN113068046B 。

龙图腾网通过国家知识产权局官网在2025-04-18发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202110252843.0，技术领域涉及：H04N19/44；该发明授权MPEG-2同步字节解码器中伴随式的并行产生装置和方法是由张鹏;刘昌银;杜建和;陈远知设计研发完成，并于2021-03-09向国家知识产权局提交的专利申请。

本MPEG-2同步字节解码器中伴随式的并行产生装置和方法在说明书摘要公布了：本发明涉及一种MPEG‑2同步字节解码器中伴随式的并行产生装置和方法，适用于ITU‑TJ.83推荐的数字多节目系统B，其特征在于，所述装置主要由15个寄存器R0～R14、83个二输入异或门和14个二输入选择器M0～M13组成。本发明提供的伴随式产生装置以16位并行方式输入188字节接收的数据，以8位并行方式输出1字节伴随式，能在将处理速度提高16倍的同时有效地减少资源需求，具有运行速度快、资源消耗少等优点。

本发明授权MPEG-2同步字节解码器中伴随式的并行产生装置和方法在权利要求书中公布了：1.一种MPEG-2同步字节解码器中伴随式的并行产生装置，适用于ITU-TJ.83推荐的数字多节目系统B，该装置以16位并行方式输入188字节接收的数据，以8位并行方式输出1字节伴随式，每2字节接收的数据构成一个数据段向量[a16j+15a16j+14a16j+13a16j+12a16j+11a16j+10a16j+9a16j+8a16j+7a16j+6a16j+5a16j+4a16j+3a16j+2a16j+1a16j]，其中，0≤jn16，n＝1504，1字节伴随式构成伴随式向量[qn+7qn+6qn+5qn+4qn+3qn+2qn+1qn]，第一个数据段向量的比特a0～a6构成数据首向量[a6a5a4a3a2a1a0]，数据首向量用于计算乘积首向量[vn-1vk+6vk+5vk+4vk+3vk+2vk+1]，其中，k＝1496，n-k＝8，计算伴随式向量采用迭代方式，涉及现态向量[z7z6z5z4z3z2z1z0]和次态向量[z′7z′6z′5z′4z′3z′2z′1z′0]，现态向量的初始值是向量[w7w6w5w4w3w2w1w0]＝[11110111]，次态向量用于更新现态向量，经过n16次迭代运算，次态向量等于伴随式向量，其特征在于，所述装置包括以下部件：14个二输入选择器M0～M13，二输入选择器M0～M6总是分别选择并输出数据首向量的比特a0～a6，二输入选择器M7～M13在前n16-1个时钟周期均输出'0'，在最后一个时钟周期分别选择并输出vk+1～vn-1；15个寄存器R0～R14，寄存器R0～R6总是分别加载数据首向量的比特a0～a6，寄存器R7～R14用于保存迭代运算的中间运算结果，它们的初始值分别是w0～w7；83个二输入异或门，它们用于计算vk+1～vn-1、z′0～z′7和qn～qn+7；选择器Mi的两个输入端分别与接收数据a16j+i和寄存器Ri的输出端相接，寄存器Ri的输入端与选择器Mi的输出端相接，其中0≤i≤6；选择器M7的两个输入端分别与常数'0'和寄存器R0的输出端相接；选择器Mi的两个输入端分别与常数'0'和第i+8个二输入异或门的输出端相接，其中8≤i≤13；第i个二输入异或门的输入端与接收数据a16j+i-1和寄存器Ri+6的输出端相接，其中1≤i≤8；第i个二输入异或门的输入端与接收数据a16j+i和选择器Mi-2的输出端相接，其中9≤i≤15；第i个二输入异或门的输入端与寄存器Ri-15和Ri-16的输出端相接，其中i＝16或17；第i、i+4个二输入异或门共同实现对寄存器Ri-15、Ri-16、Ri-18的输出的模2加，其中18≤i≤21；第26～31个二输入异或门共同实现对接收数据a16j+8和第4、6、12～15个二输入异或门的输出的模2加，并将结果送入寄存器R7中；第32～38个二输入异或门共同实现对接收数据a16j+8和第1、4～7、9、12个二输入异或门的输出的模2加，并将结果送入寄存器R8中；第39～46个二输入异或门共同实现对第1、2、5～10、13个二输入异或门的输出的模2加，并将结果送入寄存器R9中；第47～54个二输入异或门共同实现对接收数据a16j+8和第2、3、6～8、10、11、14个二输入异或门的输出的模2加，并将结果送入寄存器R10中；第55～62个二输入异或门共同实现对接收数据a16j+8和第3、4、7～9、11、12、15个二输入异或门的输出的模2加，并将结果送入寄存器R11中；第63～69个二输入异或门共同实现对第1、5、6、8～10、14、15个二输入异或门的输出的模2加，并将结果送入寄存器R12中；第70～76个二输入异或门共同实现对第2、4、7、10～14个二输入异或门的输出的模2加，并将结果送入寄存器R13中；第77～83个二输入异或门共同实现对第3、5、8、11～15个二输入异或门的输出的模2加，并将结果送入寄存器R14中。

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