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龙图腾网恭喜安徽大学;合肥市微电子研究院有限公司;合肥海图微电子有限公司申请的专利一种基于极性加固技术的SRAM存储电路获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN114429774B 。

龙图腾网通过国家知识产权局官网在2025-05-27发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210081246.0，技术领域涉及：G11C11/412；该发明授权一种基于极性加固技术的SRAM存储电路是由彭春雨;强斌;卢文娟;赵强;郝礼才;蔺智挺;吴秀龙设计研发完成，并于2022-01-24向国家知识产权局提交的专利申请。

本一种基于极性加固技术的SRAM存储电路在说明书摘要公布了：本发明公开了一种基于极性加固技术的SRAM存储电路，包括四个PMOS晶体管和十个NMOS晶体管，PMOS晶体管P1、P2作为上拉管，PMOS晶体管P3和P4交叉耦合；NMOS晶体管N3、N4、N5、N6作为下拉管，NMOS晶体管N5和N6交叉耦合；主存储节点Q和QN通过NMOS晶体管N7与N8分别与位线BL和BLB相连，冗余存储节点S0与S1通过NMOS晶体管N9与N10分别与位线BL和BLB相连；位线BL与NMOS晶体管N7与N9的源极电连接，位线BLB与NMOS晶体管N8与N10的源极电连接。利用该结构的存储电路可以提高存储单元写速度、降低单元功耗，并提高单元抗单粒子翻转SEU的能力。

本发明授权一种基于极性加固技术的SRAM存储电路在权利要求书中公布了：1.一种基于极性加固技术的SRAM存储电路，其特征在于，所述电路包括四个PMOS晶体管和十个NMOS晶体管，四个PMOS晶体管依次记为P1～P4，十个NMOS晶体管依次记为N1～N10，其中：PMOS晶体管P3的栅极与PMOS晶体管P4的漏极相连接，同时PMOS晶体管P4的栅极与PMOS晶体管P3的漏极相连接，即P3、P4形成MOS管的交叉耦合结构；NMOS晶体管N5和N6交叉耦合，主存储节点Q和QN分别连接NMOS晶体管的N2、N1的栅极；PMOS晶体管P3连接到主存储节点Q，PMOS晶体管P4的漏极连接到主存储节点QN，故PMOS晶体管P1、P3、P2、P4起到主存储节点Q、QN上拉晶体管的作用；NMOS晶体管N3的漏极与主存储节点Q相连接，NMOS晶体管N4的漏极与主存储节点QN相连接，故NMOS晶体管N3、N4起到主存储节点Q、QN下拉晶体管的作用；NMOS晶体管N1的源极与冗余存储节点S0相连接，NMOS晶体管N2的源极与冗余存储节点S1相连接，故NMOS晶体管N1、N2起到冗余存储节点S0、S1上拉晶体管的作用；NMOS晶体管N5的漏极与冗余存储节点S0相连接、NMOS晶体管N6的漏极与冗余存储节点S1相连接，故NMOS晶体管N5、N6起到冗余存储节点S0、S1下拉晶体管的作用；主存储节点Q通过NMOS晶体管N7与位线BL相连，主存储节点QN通过NMOS晶体管N8与位线BLB相连，冗余存储节点S0通过NMOS晶体管N9与位线BL相连，冗余存储节点S1通过NMOS晶体管N10与位线BLB相连，其中：NMOS晶体管N7、N8、N9、N10由字线WL控制；位线BL与NMOS晶体管N7与N9的源极电连接，位线BLB与NMOS晶体管N8与N10的源极电连接；字线WL与NMOS晶体管N7、N8、N9、N10的栅极电连接；NMOS晶体管N7的漏极与NMOS晶体管N3的漏极电连接，NMOS晶体管N8的漏极与NMOS晶体管N4的漏极电连接；NMOS晶体管N9的漏极与NMOS晶体管N6的漏极电连接，NMOS晶体管N10的漏极与NMOS晶体管N5的漏极电连接；电源VDD与PMOS晶体管P1、P2的源极，以及NMOS晶体管N1、N2的漏极电连接；NMOS晶体管N3、N4、N5、N6的源极均接地；其中，各晶体管的具体连接关系为：PMOS晶体管P1的漏极与PMOS晶体管P3的源极电连接，并且PMOS晶体管P1的栅极与NMOS晶体管N1的源极、NMOS晶体管N3的栅极、NMOS晶体管N5的漏极、NMOS晶体管N6的栅极电连接；PMOS晶体管P2的漏极与PMOS晶体管P4的源极电连接，并且PMOS晶体管P2的栅极与NMOS晶体管N2的源极、NMOS晶体管N4的栅极、NMOS晶体管N5的栅极、NMOS晶体管N6的漏极电连接；PMOS晶体管P3的漏极与NMOS晶体管N3的漏极、PMOS晶体管P4的栅极、NMOS晶体管N2的栅极电连接，并且PMOS晶体管P3的栅极与NMOS晶体管N1的栅极、NMOS晶体管N4的漏极电连接；PMOS晶体管P4的漏极与NMOS晶体管N4的漏极、PMOS晶体管P3的栅极、NMOS晶体管N1的栅极电连接，并且PMOS晶体管P4的栅极与NMOS晶体管N2的栅极、NMOS晶体管N3的漏极电连接；NMOS晶体管N1的源极与PMOS晶体管P1的栅极、NMOS晶体管N3的栅极、NMOS晶体管N5的漏极、NMOS晶体管N6的栅极电连接，并且NMOS晶体管N1的栅极与PMOS晶体管P3的栅极、NMOS晶体管N4的漏极电连接；NMOS晶体管N2的源极与PMOS晶体管P2的栅极、NMOS晶体管N4的栅极、NMOS晶体管N5的栅极、NMOS晶体管N6的漏极电连接，并且NMOS晶体管N2的栅极与PMOS晶体管P3的栅极、NMOS晶体管N4的漏极电连接；NMOS晶体管N3的漏极与PMOS晶体管P4的栅极、NMOS晶体管N2的栅极电连接，并且NMOS晶体管N3的栅极与PMOS晶体管P1的栅极、NMOS晶体管N1的源极、NMOS晶体管N5的漏极、NMOS晶体管N6的栅极电连接；NMOS晶体管N4的漏极与PMOS晶体管P3的栅极、NMOS晶体管N1的栅极电连接，并且NMOS晶体管N4的栅极与PMOS晶体管P2的栅极、NMOS晶体管N2的源极、NMOS晶体管N5的栅极、NMOS晶体管N6的漏极电连接；NMOS晶体管N5的漏极与NMOS晶体管N1的源极、PMOS晶体管P1的栅极、NMOS晶体管N3的栅极、NMOS晶体管N6的栅极电连接，并且NMOS晶体管N5的栅极与PMOS晶体管P2的栅极、NMOS晶体管N2的源极、NMOS晶体管N4的栅极、NMOS晶体管N6的漏极电连接；NMOS晶体管N6的漏极与NMOS晶体管N2的源极、PMOS晶体管P2的栅极、NMOS晶体管N4的栅极、NMOS晶体管N5的栅极电连接，并且NMOS晶体管N6的栅极与PMOS晶体管P1的栅极、NMOS晶体管N1的源极、NMOS晶体管N4的栅极、NMOS晶体管N5的漏极电连接。

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