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龙图腾网恭喜北京大学申请的专利一种集成电路静态时序分析中的路径分析方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115204082B 。

龙图腾网通过国家知识产权局官网在2025-06-17发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202110377250.7，技术领域涉及：G06F30/3315；该发明授权一种集成电路静态时序分析中的路径分析方法是由郭资政;林亦波;黃琮蔚设计研发完成，并于2021-04-08向国家知识产权局提交的专利申请。

本一种集成电路静态时序分析中的路径分析方法在说明书摘要公布了：本发明公布了一种集成电路静态时序分析中的路径分析方法，包括步骤：电路结构初始化，基于时钟树深度枚举的分组延迟信息计算和候选路径的生成与合并；将集成电路表示为有根的时钟树和有向无环图；其中的节点表示电路的管脚，边表示管脚之间的连接关系；每条边都标记信号传送的最小和最大时延；将时钟树按指定深度进行分组，通过基于分组约束的时延传播算法计算得到节点的分组延迟信息；对时钟树每个深度迭代生成候选时序违例路径并进行筛选合并，取松弛值前k小的路径，得到时序违例最严重的前k条路径结果。通过本发明能够支持公共悲观路径消除，提升路径分析方法的通用性和效率，可达到最高百倍的计算加速效果。

本发明授权一种集成电路静态时序分析中的路径分析方法在权利要求书中公布了：1.一种集成电路静态时序分析中的路径分析方法，包括步骤：电路结构初始化，基于时钟树深度枚举的分组延迟信息计算和候选路径的生成与合并； 在电路结构初始化步骤中，将集成电路的时钟线网表示为一棵有根树，称为时钟树；将集成电路的组合逻辑部分表示为一个有向无环图；其中，时钟树的根节点表示芯片的时钟管脚，叶子节点表示寄存器，时钟树的边为节点之间的连接关系；有向无环图中的节点表示电路的管脚，图中的有向边表示管脚之间的连接关系；在有向无环图和时钟树中，每条边都标记信号传送的最小和最大时延； 在基于时钟树深度枚举的延迟信息计算步骤中，将时钟树指定深度以下的节点进行分组，并通过设计基于分组约束的时延传播算法，计算得到节点的分组延迟信息； 在候选路径生成与合并步骤中，通过节点的分组延迟信息，对于时钟树的每个深度，在优先队列中迭代生成k条候选时序违例路径，对来自不同深度的候选路径进行筛选合并，取松弛值slack小的前k条路径，得到路径分析的结果，即表示时序违例最严重的前k条路径； 通过上述步骤实现集成电路静态时序分析中的路径分析，得到支持公共路径悲观消除的路径。

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