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申请/专利权人：福州大学

摘要：本实用新型涉及一种应用于可逆逻辑电路的PERES门电路，所述PERES门电路包括输入端A、输入端B、输入端C、输出端P、输出端Q、输出端R，还包括第一反相器、第二反相器、第三反相器、第一异或门、第二异或门、以及与门；所述第一异或门、第二异或门、以及与门的输入端均包括A端、A非端、B端，所述第一异或门、第二异或门、以及与门的输出端均为F端。本实用新型具有使用MOS管数量少，面积小，在管子选相同尺寸时，传播延时少，性能好等优点。

主权项：1.一种应用于可逆逻辑电路的PERES门电路，所述PERES门电路包括输入端A、输入端B、输入端C、输出端P、输出端Q、输出端R，其特征在于：包括第一反相器、第二反相器、第三反相器、第一异或门、第二异或门、以及与门；所述第一异或门、第二异或门、以及与门的输入端均包括A端、A非端、B端，所述第一异或门、第二异或门、以及与门的输出端均为F端；所述PERES门电路的输入端A依次经过第一反相器、第二反相器连接至所述PERES门电路的输出端P；所述第一异或门的A端、与门的A端、以及第一反相器的输入端均连接至PERES门电路的输入端A；所述第一异或门的B端、与门的B端均连接至PERES门电路的输入端B；所述第一异或门的A非端、与门的A非端均连接至第一反相器的输出端；所述第一异或门的F端连接至PERES门电路的输出端Q；所述第三反相器的输入端、第二异或门的A端均连接至PERES门电路的输入端C，所述第二异或门的B端连接至所述与门的输出端F，所述第二异或门的A非端连接至所述第三反相器的输出端，所述第二异或门的F端连接至PERES门电路的输出端R。

全文数据：一种应用于可逆逻辑电路的PERES门电路技术领域本实用新型涉及PERES门电路设计领域，特别是一种应用于可逆逻辑电路的PERES门电路。背景技术科学家Landauer提出：经典电路存在不可逆操作时，信息丢失将会导致能量损耗。科学家Bennett发现当计算过程采用可逆操作时，会存在不损耗能量。为避免经典电路不可逆性操作造成电路能耗损耗，很多学者开展将不可逆操作改成可逆操作研究。可逆逻辑设计需遵守：（1）可逆逻辑电路输入端与输出端个数一致。（2）可逆逻辑电路输入与输出是一一映射关系。国外期刊已刊载了用二进制以及BCD冗余码表示的十进制加法器的可逆逻辑实现，在电路实现上，2002年VosAD和Desoete利用晶体管构造实现了可逆电路，首次将它们运用于工业实现；2014年K.PrudhviRaj提出了数字电路晶体管级的实现，采用互补CMOS电路来实现PERES门电路，它是TOF门和FR门的结合，Peres门可用式（1）描述其功能。FP,Q,R=A,A⊕B,AB⊕C式1。PERES门的输入端与输出端个数一致，且输入与输出是一一映射关系，当给定一个输入后，得到唯一输出与之对应，其映射关系如式2所示。F0,1,2,3,4,5,6,7,=0,1,2,3,6,7,5,4。式（2）。采用互补CMOS电路来实现PERES门电路，存在使用MOS数量多，面积大，PERES门电路的传播延时大，性能差等问题。发明内容有鉴于此，本实用新型的目的是提供一种应用于可逆逻辑电路的PERES门电路，具有使用MOS管数量少，面积小，在管子选相同尺寸时，传播延时少，性能好等优点。本实用新型采用以下方案实现：一种应用于可逆逻辑电路的PERES门电路，所述PERES门电路包括输入端A、输入端B、输入端C、输出端P、输出端Q、输出端R，还包括第一反相器、第二反相器、第三反相器、第一异或门、第二异或门、以及与门；所述第一异或门、第二异或门、以及与门的输入端均包括A端、A非端、B端，所述第一异或门、第二异或门、以及与门的输出端均为F端；所述PERES门电路的输入端A依次经过第一反相器、第二反相器连接至所述PERES门电路的输出端P；所述第一异或门的A端、与门的A端、以及第一反相器的输入端均连接至PERES门电路的输入端A；所述第一异或门的B端、与门的B端均连接至PERES门电路的输入端B；所述第一异或门的A非端、与门的A非端均连接至第一反相器的输出端；所述第一异或门的F端连接至PERES门电路的输出端Q；所述第三反相器的输入端、第二异或门的A端均连接至PERES门电路的输入端C，所述第二异或门的B端连接至所述与门的输出端F，所述第二异或门的A非端连接至所述第三反相器的输出端，所述第二异或门的F端连接至PERES门电路的输出端R。较佳的，在实现PERES门可逆电路实现中，需要用到与门和异或门电路，从减少面积、降低功耗和提高性能考虑，采用传输门和传输管实现带原变量和反变量输入的与门电路仅需3个管子，能够减少管子数目，降低电容和提高充放电速度。由此，所述与门包括第一传输门以及第一传输管，所述第一传输门包括相互并联的两个晶体管，两个晶体管的控制端分别作为与门的A端与A非端，两个并联节点分别作为与门的B端与F端，其中作为A非端的晶体管控制端连接至第一传输管的控制端，所述第一传输管的另外两端分别接地、与门的F端。进一步地，所述与门中的两个晶体管与第一传输管均为MOS管，其中两个晶体管分别为PMOS管与NMOS管。较佳的，同样从减少面积、降低功耗和提高性能考虑，用传输门和反相电路实现带原变量和反变量输入的异或门电路仅需4个管子。由此，所述第一异或门与第二异或门均包括第二传输门、第二传输管、以及第三传输管，所述第二传输门包括相互并联的两个晶体管，两个晶体管的控制端分别作为异或门的A端与A非端；第二传输管的控制端与反相器相连后作为异或门的B端，第二传输管的漏极接异或门的A端，第二传输管的源极与第三传输管漏极相连，第三传输管的控制端接异或门的B端，第三传输管的源极接异或门的A非端；所述第二传输门的两个晶体管的并联节点分别连接至第二传输管的源极、异或门的B端，所述第二传输管的源极作为异或门的F端。进一步地，所述第一异或门与第二异或门中的两个晶体管、第二传输管、第三传输管均为MOS管，其中两个晶体管分别为PMOS管与NMOS管。与现有技术相比，本实用新型具有以下有益效果：本实用新型与采用互补CMOS电路来实现PERES门电路相比，具有使用MOS数量少，面积小，在管子选相同尺寸时，传播延时少，性能好等优点。附图说明图1为本实用新型实施例的与门电路示意图。图2为本实用新型实施例的异或门电路示意图。图3为本实用新型实施例的PERES门电路示意图。具体实施方式下面结合附图及实施例对本实用新型做进一步说明。如图3所示，本实施例提供了一种应用于可逆逻辑电路的PERES门电路，所述PERES门电路包括输入端A、输入端B、输入端C、输出端P、输出端Q、输出端R，还包括第一反相器、第二反相器、第三反相器、第一异或门、第二异或门、以及与门；所述第一异或门、第二异或门、以及与门的输入端均包括A端、A非端、B端，所述第一异或门、第二异或门、以及与门的输出端均为F端；所述PERES门电路的输入端A依次经过第一反相器、第二反相器连接至所述PERES门电路的输出端P；所述第一异或门的A端、与门的A端、以及第一反相器的输入端均连接至PERES门电路的输入端A；所述第一异或门的B端、与门的B端均连接至PERES门电路的输入端B；所述第一异或门的A非端、与门的A非端均连接至第一反相器的输出端；所述第一异或门的F端连接至PERES门电路的输出端Q；所述第三反相器的输入端、第二异或门的A端均连接至PERES门电路的输入端C，所述第二异或门的B端连接至所述与门的输出端F，所述第二异或门的A非端连接至所述第三反相器的输出端，所述第二异或门的F端连接至PERES门电路的输出端R。较佳的，在本实施例中，在实现PERES门可逆电路实现中，需要用到与门和异或门电路，从减少面积、降低功耗和提高性能考虑，采用传输门和传输管实现带原变量和反变量输入的与门电路仅需3个管子，能够减少管子数目，降低电容和提高充放电速度。由此，所述与门包括第一传输门以及第一传输管，所述第一传输门包括相互并联的两个晶体管，两个晶体管的控制端分别作为与门的A端与A非端，两个并联节点分别作为与门的B端与F端，其中作为A非端的晶体管控制端连接至第一传输管的控制端，所述第一传输管的另外两端分别接地、与门的F端。如图1所示，当A=1时，传输门导通，传输管截止，输出F等于B；当A=0时，传输门截止，传输管导通，输出F等于0，实现与逻辑功能为F=AB。在本实施例中，所述与门中的两个晶体管与第一传输管均为MOS管，其中两个晶体管分别为PMOS管与NMOS管。较佳的，在本实施例中，同样从减少面积、降低功耗和提高性能考虑，用传输门和反相电路实现带原变量和反变量输入的异或门电路仅需4个管子。由此，所述第一异或门与第二异或门均包括第二传输门、第二传输管、以及第三传输管，所述第二传输门包括相互并联的两个晶体管，两个晶体管的控制端分别作为异或门的A端与A非端；第二传输管的控制端与反相器相连后作为异或门的B端，第二传输管的漏极接异或门的A端，第二传输管的源极与第三传输管漏极相连，第三传输管的控制端接异或门的B端，第三传输管的源极接异或门的A非端；所述第二传输门的两个晶体管的并联节点分别连接至第二传输管的源极、异或门的B端，所述第二传输管的源极作为异或门的F端。如图2所示，当A=0时，传输门导通，反相电路截止，输出F等于B；当A=1时，反相器导通,传输门截止，输出等于B',实现异或逻辑功能为F=A⊕B。在本实施例中，所述第一异或门与第二异或门中的两个晶体管、第二传输管、第三传输管均为MOS管，其中两个晶体管分别为PMOS管与NMOS管。如图3所示，在本实施例中，在电路设计方面，AB与门和异或门可共用输入A反相输出可节省管子。与门输出再连接异或门实现R=AB⊕C。值得一提的是，本实用新型保护的是硬件结构，至于控制方法不要求保护。以上仅为本实用新型实施例中一个较佳的实施方案。但是，本实用新型并不限于上述实施方案，凡按本实用新型方案所做的任何均等变化和修饰，所产生的功能作用未超出本方案的范围时，均属于本实用新型的保护范围。

权利要求：1.一种应用于可逆逻辑电路的PERES门电路，所述PERES门电路包括输入端A、输入端B、输入端C、输出端P、输出端Q、输出端R，其特征在于：包括第一反相器、第二反相器、第三反相器、第一异或门、第二异或门、以及与门；所述第一异或门、第二异或门、以及与门的输入端均包括A端、A非端、B端，所述第一异或门、第二异或门、以及与门的输出端均为F端；所述PERES门电路的输入端A依次经过第一反相器、第二反相器连接至所述PERES门电路的输出端P；所述第一异或门的A端、与门的A端、以及第一反相器的输入端均连接至PERES门电路的输入端A；所述第一异或门的B端、与门的B端均连接至PERES门电路的输入端B；所述第一异或门的A非端、与门的A非端均连接至第一反相器的输出端；所述第一异或门的F端连接至PERES门电路的输出端Q；所述第三反相器的输入端、第二异或门的A端均连接至PERES门电路的输入端C，所述第二异或门的B端连接至所述与门的输出端F，所述第二异或门的A非端连接至所述第三反相器的输出端，所述第二异或门的F端连接至PERES门电路的输出端R。2.根据权利要求1所述的一种应用于可逆逻辑电路的PERES门电路，其特征在于：所述与门包括第一传输门以及第一传输管，所述第一传输门包括相互并联的两个晶体管，两个晶体管的控制端分别作为与门的A端与A非端，两个并联节点分别作为与门的B端与F端，其中作为A非端的晶体管控制端连接至第一传输管的控制端，所述第一传输管的另外两端分别接地、与门的F端。3.根据权利要求2所述的一种应用于可逆逻辑电路的PERES门电路，其特征在于：所述与门中的两个晶体管与第一传输管均为MOS管，其中两个晶体管分别为PMOS管与NMOS管。4.根据权利要求1所述的一种应用于可逆逻辑电路的PERES门电路，其特征在于：所述第一异或门与第二异或门均包括第二传输门、第二传输管、以及第三传输管，所述第二传输门包括相互并联的两个晶体管，两个晶体管的控制端分别作为异或门的A端与A非端；第二传输管的控制端与反相器相连后作为异或门的B端，第二传输管的漏极接异或门的A端，第二传输管的源极与第三传输管漏极相连，第三传输管的控制端接异或门的B端，第三传输管的源极接异或门的A非端；所述第二传输门的两个晶体管的并联节点分别连接至第二传输管的源极、异或门的B端，所述第二传输管的源极作为异或门的F端。5.根据权利要求4所述的一种应用于可逆逻辑电路的PERES门电路，其特征在于：所述第一异或门与第二异或门中的两个晶体管、第二传输管、第三传输管均为MOS管，其中两个晶体管分别为PMOS管与NMOS管。

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