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申请/专利权人：郑州云海信息技术有限公司

摘要：本发明公开了一种优化PCIE PTH Connector处串扰影响的方法，对Connector差分过孔的PCB封装进行挖洞处理，提高Connector差分引脚阻抗，对PTH Connector处边带信号引脚周围增加若干个GND VIA引脚，GND VIA引脚数量随主板厚度增加而增加，GND VIA引脚位置设置靠近边带信号引脚同时避免阻挡其它层走线的Routing布线。可以有效降低Connector处边带信号引脚对周围差分引线的耦合串扰影响，可提高其高速信号经Connector互连传输的信号质量，同时，针对不同板卡厚度给出相关优化建议，以此可作为高速线layout设计规则指导。

主权项：1.一种优化PCIE PTH Connector处串扰影响的方法，包括对Connector差分过孔的PCB封装进行挖洞处理，提高Connector差分引脚阻抗，其特征是，还包括：对PTH Connector处边带信号引脚周围增加若干个GND VIA引脚，所述GND VIA引脚数量随主板厚度增加而增加，所述GND VIA引脚位置设置靠近边带信号引脚同时避免阻挡其它层走线的Routing布线。

全文数据：一种优化PCIEPTHConnector处串扰影响的方法技术领域本发明涉及板卡设计技术领域，尤其是一种优化PCIEPTHConnector处串扰影响的方法。背景技术在目前高速Server主板设计中，随着信号速率的提升，复杂长距离传输高速信号的质量管控将越加显著。为保证信号传输质量，工程人员通常通过升级板材电性指标，降低信号传输损耗，加严管控传输部件阻抗，减少传输线的阻抗反射强度和增大各高速差分走线耦合间距，降低信号间相互串扰噪声影响等方式来提升高速信号的传输质量。然而，对于高密互连的PCIEPTHConnector连接部件，因本身结构尺寸空间限制，其固然存在一定的串扰噪声影响。同时，因其为插孔式模式，其串扰噪声幅度会随着主板厚度的增大而随着增大，当其传输的信号速率再提高话，此PTHConnector处造成的串扰影响会更加显著。同时，经过信号模拟发现，PTHConnector的各差分引脚间的串扰噪声，还受周围相邻的Sideband信号的影响，其边带信号的存在，会加剧各差分引脚间的串扰影响幅度，随着主板厚度及信号速率的提升，其PTHConnector对高频信号的传输质量影响将越加显著。在Server主板传统设计时，因信号速率不高，如现广泛应用的PCIE3.0信号才到8.0Gbps速率,对于将两板卡互连的PCIEPTHConnector还是采用常规设计模式，仅针对Connector差分引脚的PCB封装过孔进行整体挖洞处理，以此提升Connector处的阻抗值，降低Connector处阻抗不匹配带来的反射强度响，提高信号的传输质量。采用传统的设计方式，虽然能优化改善PCIEPTHConnector处阻抗不连续造成的信号反射的影响，但是未改善Connector本身结构设计及高速引脚附近相邻的边带信号引脚带来的对各差分走线之间的串扰影响。因而，随着信号速率的提升及板厚的增大，其会因Connector处串扰幅度的增大，影响信号的传输质量。发明内容本发明的目的是提供一种优化PCIEPTHConnector处串扰影响的方法，可降低其对周围差分线的串扰影响，优化Connector处的阻抗和串扰两方面影响，提高信号经过PTHConnector处的传输质量。为实现上述目的，本发明采用下述技术方案：一种优化PCIEPTHConnector处串扰影响的方法，包括对Connector差分过孔的PCB封装进行挖洞处理，提高Connector差分引脚阻抗，还包括：对PTHConnector处边带信号引脚周围增加若干个GNDVIA引脚，所述GNDVIA引脚数量随主板厚度增加而增加，所述GNDVIA引脚位置设置靠近边带信号引脚同时避免阻挡其它层走线的Routing布线。进一步地，所述GNDVIA引脚数量随主板厚度增加而增加，具体包括：主板厚度不大于1.6mm时，PTHConnector处的边带信号引脚周围增加两个GNDVIA引脚。进一步地，所述GNDVIA引脚数量随主板厚度增加而增加，具体包括：主板厚度大于1.6mm小于2.3mm时，PTHConnector处的边带信号引脚周围增加三个GNDVIA引脚。进一步地，所述GNDVIA引脚数量随主板厚度增加而增加，具体包括：主板厚度大于2.3mm时，PTHConnector处的边带信号引脚周围增加四个GNDVIA引脚。进一步地，所述GNDVIA引脚位置设置避免阻挡其它层走线的Routing布线，具体包括：GNDVIA引脚位置设置远离差分引脚之间的空隙位置，避免影响其它层走线从差分引脚之间走线。发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：本发明提出一种针对Connector边带信号的优化处理方式，本发明在传统设计方式对Connector差分过孔的PCB封装进行挖洞处理，提高Connector差分引脚阻抗的前提下，又针对Connector处边带信号引脚的对差分引脚的耦合噪声进行了优化。此种设计方法可以有效降低Connector处边带信号引脚对周围差分引线的耦合串扰影响，可提高其高速信号经Connector互连传输的信号质量，同时，针对不同板卡厚度给出相关优化建议，以此可作为高速线layout设计规则指导。附图说明图1是本发明GNDVIA引脚摆放原理示意图；图2是本发明PCIEPTHConnector引脚初始PCB设计示意图；图3是1.6mm板厚Connector初始设计下高速差分线间串扰波形示意图；图4是1.6mm板厚Connector优化处理后的PCB设计示意图；图5是对1.6mm板厚connector设计进行优化后差分线间串扰波形示意图；图6是对2.3mm板厚Connector初始设计下高速差分线间串扰波形示意图；图7是2.3mm板厚设计先以1.6mm板厚设计优化模式处理后的高速差分线间串扰波形示意图；图8是2.3mm板厚Connector中边带信号引脚以增加4个GNDVIA优化方式后的高速差分线间串扰波形示意图；图9是2.3mm板厚以进步优化处理后的高速差分线间串扰波形示意图。具体实施方式为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。如图1所示，一种优化PCIEPTHConnector处串扰影响的方法，包括：对PTHConnector处边带信号引脚周围增加若干个GNDVIA引脚，所述GNDVIA引脚数量随主板厚度增加而增加，所述GNDVIA引脚位置设置靠近边带信号引脚同时避免阻挡其它层走线的Routing布线。如图2所示，在Server主板设计时，两板卡之间经过Connector互连的PCIE差分信号，通常会附属一并设计上一些边带信号，以此对PCIE设备进行控制。其差分走线和边带信号在Connector处设计的模式如图。对图2进模拟仿真，其相邻的两对差分线间的串扰噪声如附图3所示。其在串扰噪声在4Ghz和8GHz两频点下的数值分别为-37.621dB@4Ghz和-32.813dB@8Ghz。通过SI理论分析，其Connector处的边带信号引脚，会在系统运行时耦合上一些电源杂讯噪声，并通过其Connector引脚pin过孔耦合传播到周围的其他高速差分线引脚上，以此增加了两相邻差分引脚之间的串扰噪声。如图4所示，本实施例先以1.6mm板厚下Connector进行分析，其Connector的PCB设计如图所示，在各边带信号引脚旁边增加两个GNDVIA，以此屏蔽其引脚过孔上产生的噪声对周围高速差分引脚的影响。如图5所示，通过信号模拟仿真，其两相邻差分线间耦合串扰波形如图所示，由模拟波形可知，在4Ghz和8Ghz两频点的串扰幅度数值为-44.122dB@4Ghz和-40.508dB@8Ghz，比上述1中描述的改善前两频点下的串扰有明显的改善。将板卡厚度由原来的1.6mm薄板改成2.3mm厚板，其未对Connector处边带信号引脚进行优化处理下的差分线串扰波形如附图6所示，同时，以参考1.6mm板厚优化方式，在边带信号引脚旁增加两个GNDVIA下的串扰波形如附图7所示，由模拟波形可见，2.3mm板厚设计时Connector处的差分串扰波形也比初始设计时改善，但串扰幅度改善程度不是太显著。本实施例对2.3mm板厚下Connector处的边带信号引脚进步优化，在每个边带信号引脚周围增加4个GNDVIA，使其四周包围住边带引脚，如附图8所示，同时，对其改善后PCB设计进行信号模拟，其模拟串扰波形如附图9所示，比前期优化增加两个GNDVIA情况下串扰噪声波形有明显改善。通过结合不同板厚情况，给出相关对边带信号引脚增加GNDVIA数量的建议，1.6mm及以下板厚时，Connector处各边带引脚附近增加两个GNDVIA，2.3mm及以上板厚时增加4个GNDVIA，在1.6mm～2.3mm板厚时，增加3个GNDVIA的优化处理方式，以此降低边带信号对周围高速差分引脚之间的串扰影响。并结合信号模拟仿真验证其串扰优化程度，改善了Connector对高速信号的影响，提升了高速信号经connector传输的信号质量。上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。

权利要求：1.一种优化PCIEPTHConnector处串扰影响的方法，包括对Connector差分过孔的PCB封装进行挖洞处理，提高Connector差分引脚阻抗，其特征是，还包括：对PTHConnector处边带信号引脚周围增加若干个GNDVIA引脚，所述GNDVIA引脚数量随主板厚度增加而增加，所述GNDVIA引脚位置设置靠近边带信号引脚同时避免阻挡其它层走线的Routing布线。2.如权利要求1所述的方法，其特征是，所述GNDVIA引脚数量随主板厚度增加而增加，具体包括：主板厚度不大于1.6mm时，PTHConnector处的边带信号引脚周围增加两个GNDVIA引脚。3.如权利要求1所述的方法，其特征是，所述GNDVIA引脚数量随主板厚度增加而增加，具体包括：主板厚度大于1.6mm小于2.3mm时，PTHConnector处的边带信号引脚周围增加三个GNDVIA引脚。4.如权利要求1所述的方法，其特征是，所述GNDVIA引脚数量随主板厚度增加而增加，具体包括：主板厚度大于2.3mm时，PTHConnector处的边带信号引脚周围增加四个GNDVIA引脚。5.如权利要求1所述的方法，其特征是，所述GNDVIA引脚位置设置避免阻挡其它层走线的Routing布线，具体包括：GNDVIA引脚位置设置远离差分引脚之间的空隙位置，避免影响其它层走线从差分引脚之间走线。

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