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申请/专利权人：富士通半导体股份有限公司
申请日：2007-07-11
公开（公告）日：2015-05-06
公开（公告）号：CN101901627B
专利技术分类：.输入/输出〔I/O〕数据接口装置，例如：I/O数据控制电路、I/O数据缓冲器[2006.01]
专利摘要：本发明提供了一种存储器设备、存储器控制器和存储器系统。该存储器设备具有：具有多个存储器单位区域的存储器单元阵列，其中每个单位区域由地址选择；多个输入输出端子；以及前两者之间的输入输出单元。每个存储器单位区域中存储有分别与多个输入输出端子相对应的多个字节或比特数据项，并且存储器单元阵列和输入输出单元响应于第一操作代码，基于输入地址和字节或比特的组合信息访问存储在与输入地址相对应的第一存储器单位区域和与第一存储器单位区域相邻的第二存储器单位区域中的多个字节或比特，然后从被访问的第一和第二存储器单位区域内的多个字节或比特中，将基于组合信息的多个字节或比特的组合与多个输入输出端子相关联。
专利权项：一种半导体集成电路，其中电路被集成在半导体衬底上，该半导体集成电路包括：存储器阵列，其中各自具有连接到字线和位线的多个存储器单元的存储器单位区域被布置成矩阵形式，其中每个所述存储器单位区域具有多个比特群组，每个所述多个比特群组中包括所述存储器单元；输入输出单元，该输入输出单元响应于从外部输入的读命令从所述多个存储器单元读取多个数据项；以及输出端子，其中所述存储器单位区域分别与单个列地址相关联，所述输入输出单元基于指示所述多个比特群组的起始点的第一组合信息来选择被所述列地址选择的所述多个存储器单位区域内的第一存储器单位区域中的第一比特群组，基于指示要被输出的比特群组的组合的第二组合信息来选择所述多个存储器单位区域内的第二存储器单位区域中的第二比特群组，并将选出的所述第一比特群组和选出的所述第二比特群组输出到所述输出端子，所述输出端子并行地输出选出的所述第一比特群组和选出的所述第二比特群组。
百度查询： 富士通半导体股份有限公司 存储器设备、存储器控制器和存储器系统
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