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申请/专利权人：天津大学

摘要：本发明公开了一种多进制非规则重复累加码并行编码装置与方法，本发明为解决累加器结构的多进制非规则重复累加码串行编码器延迟较大的问题，利用校验矩阵中对应校验位部分的子矩阵具有双对角线特征，针对校验位的计算提出了并行累加方法，并采用并行累加器电路实现并行多路计算奇偶校验符号；进一步，对并行累加器电路进行了减速和割集重新定时，用来缩短电路的关键路径，从而提高编码器装置的吞吐量。与传统串行编码器相比，本发明提出的编码器装置的吞吐量得到了较大提高，使用较少的硬件资源，适用于吞吐量要求高，硬件实现复杂度要求低的系统中。

主权项：1.一种多进制非规则重复累加码并行编码装置，由控制电路1构成，其特征在于：所述控制电路1包括计数器11，所述计数器11输出的计数值连接四个比较器12、13、14、15，比较器12输出的RAM工作使能连接RAM存储单元2，比较器13输出的串并转换使能连接串并转换单元3，比较器14输出的编码工作使能连接累加器阵列单元4，比较器15输出的并串转换使能连接并串转换单元5，所述RAM存储单元2的功能是接收M维的中间符号向量s并存储，RAM存储单元2输出串行的位宽为w＝L×log2q的符号向量s_serial；所述RAM存储单元2的输出连接串并转换单元3；所述串并转换单元3的功能是将串行的中间符号向量s转换为L个并行的中间符号sLk,sLk+1,...,sLk+L-1，串并转换单元3的输出连接累加器阵列单元4；所述累加器阵列单元4的功能是根据并行的中间符号sLk,sLk+1,...,sLk+L-1、双对角校验矩阵HP中主对角线的元素αLk,Lk,…,αLk+L-1,Lk+L-1和双对角校验矩阵HP中次对角线的元素αLk,Lk-1,…,αLk+L-1,Lk+L-2计算L个并行的校验位符号pLk,pLk+1,...,pLk+L-1，所述累加器阵列单元4的输出连接并串转换单元5；所述并串转换单元5的功能是将并行的校验符号pLk,pLk+1,...,pLk+L-1转换为串行的校验符号向量p，其中Lk代表L×k，k＝0,1,...,M0-1，M＝N-K，M0＝ML，N为多进制非规则重复累积码的码字符号的长度，K为信息位的符号长度，L为电路的并行度，q为伽罗华域GF的阶数，双对角矩阵HP为多进制非规则重复累加码校验矩阵H＝[HIHP]对应校验符号的部分。

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百度查询： 天津大学 一种多进制非规则重复累加码并行编码装置及方法