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申请/专利权人：三星电子株式会社

摘要：一种存储器器件包括：多个存储体，均包括具有多个存储单元的存储体阵列、选择连接到多个存储单元的至少一条字线的行解码器和选择连接到多个存储单元的至少一条位线的列解码器；写电路，将从测试设备接收的输入数据存储在存储体阵列中；读电路，基于读取存储体阵列中存储的数据生成输出数据；奇偶校验数据管理电路，使用输入数据生成大小小于输入数据的第一奇偶校验数据，使用输出数据生成大小小于输出数据的第二奇偶校验数据，使用第一奇偶校验数据和第二奇偶校验数据生成第三奇偶校验数据；和输出电路，响应于接收到来自测试设备的请求，输出第一奇偶校验数据、第二奇偶校验数据和第三奇偶校验数据中的至少一个数据实例作为验证数据。

主权项：1.一种存储器器件，包括：多个存储体，所述多个存储体中的每个存储体包括具有多个存储单元的存储体阵列、选择连接到所述多个存储单元的至少一条字线的行解码器、以及选择连接到所述多个存储单元的至少一条位线的列解码器，并且所述多个存储单元中的每个存储单元包括电容器和晶体管；写电路，被配置为将在所述存储器器件处从测试设备接收的输入数据存储在所述存储体阵列中；读电路，被配置为基于读取存储在所述存储体阵列中的数据来生成输出数据；奇偶校验数据管理电路，被配置为：使用所述输入数据生成第一奇偶校验数据，所述第一奇偶校验数据的大小小于所述输入数据，使用所述输出数据生成第二奇偶校验数据，所述第二奇偶校验数据的大小小于所述输出数据，以及使用所述第一奇偶校验数据和所述第二奇偶校验数据生成第三奇偶校验数据；以及输出电路，被配置为响应于在所述存储器器件处接收到来自测试设备的请求，输出所述第一奇偶校验数据、所述第二奇偶校验数据和所述第三奇偶校验数据中的至少一个数据实例作为验证数据。

全文数据：存储器器件相关申请的交叉引用本申请要求于2018年1月15日在韩国知识产权局递交的韩国专利申请第10-2018-0005082的优先权，其全部公开内容通过引用合并于此。技术领域本发明构思涉及存储器器件。背景技术存储器器件是被配置为存储和输出数据的器件。存储器器件可以应用于包括在各种领域内的设备中。近年来，除了通常应用存储器器件的计算机设备之外，存储器器件已广泛应用于家用电器、物联网产品、车辆和医疗设备。因此，提高存储器器件生产的生产率具有重要意义。可以通过制造过程和用于验证所制造的存储器器件的测试过程来制造存储器器件。特别是，在测试过程中，在尽可能短的时间内准确测试大量存储器器件非常重要。发明内容本发明构思的一个方面是提供一种存储器器件，其允许使用嵌入在存储器器件中的错误检测和校正功能来显著提高测试过程的效率。根据本发明构思的一些示例实施例，一种存储器器件可以包括：多个存储体，所述多个存储体中的每个存储体包括具有多个存储单元的存储体阵列、选择连接到所述多个存储单元的至少一条字线的行解码器、以及选择连接到所述多个存储单元的至少一条位线的列解码器，并且所述多个存储单元中的每个存储单元包括电容器和晶体管；写电路，被配置为将在所述存储器器件处从测试设备接收的输入数据存储在所述存储体阵列中；读电路，被配置为基于读取存储在所述存储体阵列中的数据来生成输出数据；奇偶校验数据管理电路，被配置为：使用所述输入数据生成第一奇偶校验数据，所述第一奇偶校验数据的大小小于所述输入数据，使用所述输出数据生成第二奇偶校验数据，所述第二奇偶校验数据的大小小于所述输出数据，以及使用所述第一奇偶校验数据和所述第二奇偶校验数据生成第三奇偶校验数据；以及输出电路，被配置为响应于在所述存储器器件处接收到来自测试设备的请求，输出所述第一奇偶校验数据、所述第二奇偶校验数据和所述第三奇偶校验数据中的至少一个数据实例作为验证数据。根据本发明构思的一些示例实施例，一种存储器器件可以包括：输入输出总线，被配置为提供数据传输路径；以及多个存储器芯片，被配置为共享所述输入输出总线。所述多个存储器芯片中的每个存储器芯片可以包括：多个存储体，所述多个存储体中的每个存储体包括具有多个存储单元的存储体阵列、选择连接到所述多个存储单元的至少一条字线的行解码器、以及选择连接到所述多个存储单元的至少一条位线的列解码器，并且所述多个存储单元中的每个存储单元包括电容器和晶体管；写电路，被配置为将在所述存储器芯片处通过所述输入输出总线从测试设备接收的输入数据存储在所述存储体阵列中；读电路，被配置为基于读取存储在所述存储体阵列中的数据来生成输出数据；奇偶校验数据管理电路，被配置为：使用所述输入数据生成第一奇偶校验数据，所述第一奇偶校验数据的大小小于所述输入数据，使用所述输出数据生成第二奇偶校验数据，所述第二奇偶校验数据的大小小于所述输出数据，以及使用所述第一奇偶校验数据和所述第二奇偶校验数据生成第三奇偶校验数据；以及输出电路，被配置为响应于在所述存储器芯片处接收到来自测试设备的请求，输出所述第一奇偶校验数据、所述第二奇偶校验数据和所述第三奇偶校验数据中的至少一个数据实例作为验证数据。所述多个存储器芯片中的一个存储器芯片可以被配置为与所述多个存储器芯片中的其余多个存储器芯片输出高阻抗信号同时地输出验证数据。根据本发明构思的一些示例实施例，一种存储器器件可以包括：输入输出总线，被配置为提供数据传输路径；以及多个存储器芯片，被配置为共享所述输入输出总线。所述多个存储器芯片中的每个存储器芯片可以包括：多个存储体，所述多个存储体中的每个存储体包括具有多个存储单元的存储体阵列、选择连接到所述多个存储单元的至少一条字线的行解码器、以及选择连接到所述多个存储单元的至少一条位线的列解码器，并且所述多个存储单元中的每个存储单元包括电容器和晶体管；写电路，被配置为通过所述输入输出总线接收具有2N位的输入数据，其中N是自然数，并将所述输入数据存储在所述存储体阵列中，读电路，被配置为基于读取存储在所述存储体阵列中的数据来生成具有2N位的输出数据，奇偶校验数据管理电路，被配置为：使用所述输入数据生成具有N+1位的第一奇偶校验数据，使用所述输出数据生成具有N+1位的第二奇偶校验数据，并使用所述第一奇偶校验数据和所述第二奇偶校验数据生成具有N+1位的第三奇偶校验数据；以及输出电路，被配置为响应于在所述存储器芯片处接收到来自测试设备的请求，输出所述第一奇偶校验数据、所述第二奇偶校验数据和所述第三奇偶校验数据中的至少一个数据实例作为验证数据。响应于在所述多个存储器芯片处接收到来自测试设备的请求由所述多个存储器芯片输出的验证数据的总位数可以小于由所述多个存储器芯片的突发大小定义的位数。附图说明通过参考附图详细描述本发明构思的示例实施例，本发明构思的示例实施例的上述和其他特征和优点将变得更加明显。附图旨在描述本发明构思的示例实施例，并且不应被解释为限制权利要求的预期范围。除非明确说明，否则附图不应被视为是按比例绘制的。图1是示出了根据本发明构思的一些示例实施例的存储器模块的视图；图2是示出了根据本发明构思的一些示例实施例的存储器器件的示意框图；图3是示出了根据本发明构思的一些示例实施例的存储器器件中包括的存储体阵列的视图；图4是示出了根据本发明构思的一些示例实施例的存储器模块中包括的存储器器件的结构的示意图；图5是示出了根据本发明构思的一些示例实施例的存储器器件的示意框图；图6和图7是示出了根据本发明构思的一些示例实施例的存储器器件的操作的框图；图8是示出了根据本发明构思的一些示例实施例的存储器器件的操作的流程图；图9是示出了根据本发明构思的一些示例实施例的存储器器件的操作的视图；图10是示出了根据本发明构思的一些示例实施例的存储器器件的操作的流程图；图11是示出了根据本发明构思的一些示例实施例的存储器器件的操作的视图；图12和图13是示出了根据本发明构思的一些示例实施例的存储器器件的操作的框图；图14是示出了根据本发明构思的一些示例实施例的存储器器件的操作的流程图；图15是示出了根据本发明构思的一些示例实施例的存储器器件的操作的视图；图16是示出了根据本发明构思的一些示例实施例的存储器器件的测试方法的视图；图17A、图17B和图18是示出了根据本发明构思的一些示例实施例的存储器器件的测试方法的时序图；图19是示出了根据本发明构思的一些示例实施例的存储器器件的测试方法的视图；图20和图21是示出了根据本发明构思的一些示例实施例的存储器器件的测试方法的时序图；以及图22和图23是示出了根据本发明构思的一些示例实施例的存储器器件的测试方法的视图。具体实施方式在下文中，将参考附图详细地描述本公开的一些示例实施例。图1是示出了根据本发明构思的一些示例实施例的存储器模块的视图。参考图1，根据本发明构思的一些示例实施例的存储器模块1可以包括多个存储器芯片2、在其上安装多个存储器芯片2的基板3等。用于发送和接收数据的输入输出引脚4可以设置在基板3的一个边缘处。多个存储器芯片2可以通过输入输出引脚4接收数据并存储数据，或者可以通过输入输出引脚4输出数据。在图1中，单个存储器模块1被示为包括八个存储器芯片2，但是存储器芯片2的数量可以根据存储器模块1要提供的数据存储容量、每个存储器芯片2的数据存储容量等而变化。将存储器芯片2连接到输入输出引脚4的输入输出总线可以设置在基板3中，并且存储器芯片2可以共享输入输出总线。同时，在本发明构思的一些示例实施例中，可以以存储器封装的形式提供多个存储器芯片。当多个存储器芯片包括在单个封装中时，形成在封装中的输入输出引脚可以被多个存储器芯片共享。在本发明构思的一些示例实施例中，多个存储器芯片堆叠在封装基板上，并且已堆叠好的多个存储器芯片被密封，因此可以提供存储器封装。图2是示出了存储器器件10的内部结构的示意框图。图2所示的根据本发明构思的一些示例实施例的存储器器件10可以用作图1所示的根据本发明构思的一些示例实施例的存储器模块1中包括的多个存储器芯片2。参考图2，根据本发明构思的一些示例实施例的存储器器件10可以包括存储器控制器20和存储体阵列30。在一些示例实施例中，存储器控制器20可以包括控制逻辑21这里也称为“控制逻辑电路”、行驱动器22这里也称为“行驱动器电路”、列驱动器23这里也称为“列驱动器电路”等。将理解，至少图2中所示的控制逻辑21、行驱动器22和列驱动器23分别是指在半导体存储器器件包括动态随机存取存储器DRAM领域中公知的“控制逻辑”、“行驱动器”和“列驱动器”的已知电路实例。存储体阵列30可以包括多个存储单元40。在一些示例实施例中，行驱动器22可以通过字线WL连接到存储单元40，而列驱动器23可以通过位线BL连接到存储单元40。在一些示例实施例中，行驱动器22可以包括地址解码器，用于选择存储单元MC以将数据写入存储单元MC或从存储单元MC读取数据，而列驱动器23可以包括读写电路以将数据写入存储单元MC或从存储单元MC读取数据。行驱动器22和列驱动器23的操作可以由控制逻辑21控制。图3是示出了根据一些示例实施例的存储器器件中包括的存储体阵列的视图。参考图3，根据本发明构思的一些示例实施例的存储体阵列30可以包括多个存储单元40。存储单元40可以设置在多条字线WL和多条位线BL相交的交点处。换句话说，每个存储单元40可以连接到单条字线WL和单条位线BL。每个存储单元40可以包括开关器件SW和信息存储电容器CC。在本发明构思的一些示例实施例中，开关器件SW可以包括晶体管，晶体管的栅极端子可以连接到字线WL，并且晶体管的相应的漏极源极端子可以连接到位线BL和信息存储电容器CC。存储器控制器20可以通过多条字线WL和多条位线BL，在多个存储单元40中的每个存储单元中包括的信息存储电容器CC中充入电荷，或者可以对充入信息存储电容器CC的电荷进行放电，以写入数据或擦除数据。此外，存储器控制器20可以读取信息存储电容器CC的电压等，从而从多个存储单元40中的每个存储单元读取数据。在本发明构思的一些示例实施例中，存储器控制器20可以执行用于对多个存储单元40重写数据的刷新操作，以便减少和或防止信息存储电容器CC中充入的电荷因自然放电而丢失。图4是示出了根据本发明构思的一些示例实施例的存储器模块中包括的存储器器件的结构的示意图。参考图4，根据本发明构思的一些示例实施例的存储器器件50可以包括存储体60和逻辑电路70。存储体60可以包括具有多个存储单元的存储体阵列61、行解码器62、列解码器63、读出放大器64等。在本发明构思的一些示例实施例中，存储器器件50可以包括存储体60，其被提供为多个存储体。包括在存储器器件50中的多个存储体60可以共享单个逻辑电路70。逻辑电路70可以指定用于从存储体阵列61读取数据或用于将数据存储在存储体阵列61中的地址，或者可以确定存储器器件50的操作模式。此外，逻辑电路70可以包括用于发送要存储在多个存储体60中的数据和由多个存储体60输出的数据的输入输出焊盘。图5是示出了根据本发明构思的一些示例实施例的存储器器件的示意框图。参考图5，根据本发明构思的一些示例实施例的存储器器件80可以包括存储器控制器81和存储区86这里也称为“存储单元的存储区”。存储器控制器81可以将数据存储在存储区86中，可以读取存储在存储区86中的数据，或者可以删除存储在存储区86中的数据。图5所示的根据本发明构思的一些示例实施例的存储器器件80可以对应于图1所示的存储器模块1中包括的存储器芯片2。当通过制造过程制造存储器器件80时，将测试设备90连接到存储器器件80，并且可以执行特定的或备选地，预定的测试过程。在本发明构思的一些示例实施例中，测试设备90可以通过将特定的或备选地，预定的输入数据发送到存储器器件80并控制存储器器件80将输入数据存储在其中，以及通过将从存储器器件80接收的输出数据与输入数据进行比较，来执行测试过程。当输入数据和输出数据彼此不匹配时，测试设备90可以确定存储器器件80中已经发生故障。存储区86可以由具有多个存储单元的存储体阵列提供例如，可以被包括在存储体阵列中，并且可以包括第一存储区87例如，存储单元的第一存储区和第二存储区88例如，存储单元的第二存储区。第一存储区87和第二存储区88可以是存储单元的彼此物理分离的区域，或者可以是由存储器控制器81执行的程序虚拟分离的区域。存储器控制器81可以包括写电路82、读电路83、奇偶校验数据管理单元84这里也称为“奇偶校验数据管理电路”、输出电路85等。写电路82可以被配置为将数据例如，由测试设备90发送的输入数据和或在存储器器件80处从测试设备90接收的输入数据存储在存储区86中，而读电路83可以被配置为从存储区86读取数据。当测试设备90执行测试过程时，写电路82可以将测试设备90发送的输入数据存储在第一存储区87中，并且读电路83可以响应于来自测试设备90的请求，读取存储在第一存储区87中的数据，并生成输出数据。重申，读电路83可以被配置为基于读取包括存储区86的存储体阵列中存储的数据来生成输出数据。读电路83可以读取由写电路82存储在第一存储区87中的输入数据，以生成输出数据。在对存储器器件80进行测试的过程中，根据相关技术，测试设备90可以生成测试过程所需的输入数据，并向存储器控制器81发送输入数据。存储器控制器81可以将来自测试设备90的输入数据存储在存储区86中。当从测试设备90接收到对输出数据的请求时，存储器控制器81可以读取存储在存储区86中的数据，并将数据发送到测试设备90。通过将输入数据与输出数据进行比较，测试设备90可以确定在存储器器件80存储和输出数据时是否已经发生错误。当使用上述方法执行测试过程时，为了进行单个测试，测试设备90可以针对每一位将从存储器器件80接收的输出数据与输入数据进行比较。换句话说，为了进行测试，应当按原样从存储器器件80接收输出数据，因此测试过程所需的时间可能会增加，并且测试过程的效率可能会降低。在本发明构思的一些示例实施例中，为了提高测试过程的效率，在执行测试过程的处理期间，测试设备90可以不将输入数据与输出数据进行比较。在本发明构思的一些示例实施例中，测试设备90可以生成输入数据并将输入数据发送到存储器器件80。此外，考虑到输入数据，工程师可以直接以编程方式将参考数据定义到测试设备90。参考数据的大小可以小于输入数据。在本发明构思的一些示例实施例中，当输入数据具有2N位时，参考数据可以具有N+1位，其中N是自然数。存储器器件80可以将验证数据输出到测试设备90，以允许测试设备90执行测试过程。测试设备90将参考数据与验证数据进行比较，从而确定在存储器器件80将数据存储在存储区86中或从存储区86读取数据的操作期间是否发生了错误。验证数据的大小可以小于输出数据。因此，在相同的时间内，执行针对更多数量的存储器器件80的测试过程，所以可以提高测试过程的效率。在本发明构思的一些示例实施例中，参考数据可以由包括在存储器控制器81中的奇偶校验数据管理单元84生成。当测试设备90生成测试数据并将测试数据作为输入数据发送到存储器控制器81时，写电路82可以将输入数据存储在第一存储区87中。奇偶校验数据管理单元84可以被配置为使用写电路82存储在第一存储区87中的输入数据来生成第一奇偶校验数据。第一奇偶校验数据可以存储在第二存储区88中。第一奇偶校验数据的大小可以小于输入数据。例如，当输入数据具有2N位时，第一奇偶校验数据可以具有N+1位。输入数据的位数可以根据存储器器件80的突发大小burstsize来确定。当读电路83读取存储在第一存储区87中的数据并在测试过程期间生成输出数据时，奇偶校验数据管理单元84可以被配置为使用输出数据来生成第二奇偶校验数据。在本发明构思的一些示例实施例中，输出数据可以具有与输入数据相同的位数，而第二奇偶校验数据可以具有与第一奇偶校验数据相同的位数。因此，在一些示例实施例中，第二奇偶校验数据的大小可以小于输出数据。例如，当输出数据具有2N位时，第二奇偶校验数据可以具有N+1位。在本发明构思的一些示例实施例中，奇偶校验数据管理单元84可以对输入数据和输出数据中的每一个应用纠错码ECC编码，从而生成第一奇偶校验数据和第二奇偶校验数据中的每一个。为此，并且如下面参考图6-7的进一步描述，奇偶校验数据管理单元84可以包括第一ECC引擎112和第二ECC引擎114。奇偶校验数据管理单元84可以被配置为使用第一奇偶校验数据和第二奇偶校验数据来生成第三奇偶校验数据。第三奇偶校验数据可以具有与第一奇偶校验数据和第二奇偶校验数据相同的位数。在一些示例实施例中，输入数据和输出数据中的每一个包括2N位，其中N是自然数，并且第一奇偶校验数据、第二奇偶校验数据和第三奇偶校验数据中的每一个包括N+1位。在本发明构思的一些示例实施例中，可以通过对第一奇偶校验数据和第二奇偶校验数据进行按位异或运算XOR来生成第三奇偶校验数据，而奇偶校验数据管理单元84使用第三奇偶校验数据来确定输出数据中是否包括错误，如果输出数据中包括错误，则更正错误。当例如，响应于从测试设备90接收到请求时例如，响应于在存储器器件80处接收到来自测试设备90的请求，输出电路85可以例如，被配置为输出例如，发送由奇偶校验数据管理单元84生成的第一奇偶校验数据、第二奇偶校验数据和第三奇偶校验数据中的至少一个数据实例，作为验证数据。如前所述，测试设备90将验证数据与参考数据进行比较，因此可以确定在存储器控制器81将数据存储在存储区86中或读取数据的过程期间是否发生了错误。在一些示例实施例中，输出电路85可以输出第一奇偶校验数据、第二奇偶校验数据和第三奇偶校验数据中的至少一个数据实例，作为多次验证数据，并且可以将输出数据输出为验证数据。图6和图7是示出了根据本发明构思的一些示例实施例的存储器器件的操作的框图。图6是用于示出存储器器件100存储由测试设备200发送的输入数据的操作的框图，而图7是用于示出存储器器件100响应于测试设备200的请求而输出验证数据的操作的框图。重申，图6和图7包括相同的存储器器件100的分离部分的框图。在图6和图7所示的本发明构思的一些示例实施例中，写电路111、第一ECC引擎112、读电路113、第二ECC引擎114、奇偶校验数据比较单元115、校正电路116和输出电路117可以被包括在存储器控制器中。例如，第一ECC引擎112和第二ECC引擎114可以被包括在存储器器件100的奇偶校验管理单元中。首先，参考图6，写电路111可以将测试设备200发送的输入数据存储在存储区120的第一存储区121中。同时，第一ECC引擎112可以使用例如，“基于”写电路111存储在第一存储区121中的输入数据来生成第一奇偶校验数据。第一奇偶校验数据的大小可以小于输入数据。例如，当输入数据具有2N位时，第一奇偶校验数据可以具有N+1位，N是自然数。第一奇偶校验数据可以存储在第二存储区122中。接下来，参考图7，读电路113可以响应于来自测试设备200的请求，读取存储在第一存储区121中的数据，并生成输出数据。第二ECC引擎114可以使用例如，“基于”读电路113生成的输出数据来生成第二奇偶校验数据。在本发明构思的一些示例实施例中，输出数据可以具有与输入数据相同的大小，而第一奇偶校验数据可以具有与第二奇偶校验数据相同的大小。输入数据的位数和输出数据的位数可以由存储器器件100的突发长度来确定。当存储器器件100的突发长度是8，并且存储器器件以字节为单位操作时，输入数据和输出数据中的每一个可以包括64位数据。当其突发长度是16时，输入数据和输出数据中的每一个可以包括128位数据。奇偶校验数据比较单元115可以将第二ECC引擎114生成的第二奇偶校验数据与存储在第二存储区122中的第一奇偶校验数据进行比较。第一奇偶校验数据可以是当写电路111将输入数据存储在第一存储区121中时生成的奇偶校验数据，而第二奇偶校验数据可以是当读电路113从第一存储区121中读取时从输出数据生成的奇偶校验数据。奇偶校验数据比较单元115将第一奇偶校验数据与第二奇偶校验数据进行比较，从而确定输出数据中是否包括错误。在本发明构思的一些示例实施例中，奇偶校验数据比较单元115通过对第一奇偶校验数据和第二奇偶校验数据进行按位异或运算例如，排他性地选择其中一个来生成第三奇偶校验数据。在这种情况下，如果第三奇偶校验数据具有值为“1”的位，则可以确定输出数据中包括错误。校正电路116可以被配置为使用例如，“基于”奇偶校验数据比较单元115生成的第三奇偶校验数据来校正输出数据中包括的错误例如，输出数据的错误。输出电路117可以最终输出例如，“发送”经校正电路116校正了错误的输出数据。此外，在根据本发明构思的一些示例实施例的存储器器件100中，输出电路117可以响应于测试设备200的请求，输出第一奇偶校验数据至第三奇偶校验数据中的至少一个作为验证数据。例如，输出电路117可以被配置为响应于接收到来自测试设备200的请求，输出例如，“发送”第一奇偶校验数据和第三奇偶校验数据作为验证数据。测试设备200可以将验证数据与特定的或备选地，预定的参考数据进行比较，从而确定在存储器器件100的写操作和读操作中是否发生了错误。在本发明构思的一些示例实施例中，测试设备200可以考虑输入数据来生成参考数据，并且从存储器器件100接收第一奇偶校验数据和第二奇偶校验数据作为验证数据。测试设备200可以通过将参考数据与第一奇偶校验数据进行比较来确定在存储器器件100存储输入数据的过程期间是否发生了错误。此外，测试设备200可以通过将参考数据与第二奇偶校验数据进行比较来确定在存储器器件100生成输出数据的过程期间是否发生了错误。根据本发明构思的一些示例实施例，与根据相关技术的对输入数据和输出数据进行按位比较的方法相比，仅使用具有较少位数的参考数据和验证数据就可以测试存储器器件100的操作。因此，在有限时间内，可以执行针对更多存储器器件100的更大数量的测试过程，所以可以提高测试过程的效率。因此，可以提高改善质量的存储器器件的制造效率。图8是示出了根据本发明构思的一些示例实施例的存储器器件的操作的流程图。参考图8，根据本发明构思的一些示例实施例的存储器器件的操作可以从存储器器件接收来自测试设备的输入数据开始S10。输入数据可以是测试设备生成的用于验证存储器器件的数据，并且测试设备可以另外接收参考数据。同时，存储器器件可以将输入数据存储在存储区中S11，并且可以通过对输入数据进行ECC编码来生成第一奇偶校验数据S12。第一奇偶校验数据可以具有小于输入数据的大小，并且可以具有与测试设备接收到的参考数据相等的大小。存储器器件可以从测试设备接收验证数据的请求S13，并且可以通过读取存储在存储区中的数据来生成输出数据S14。同时，存储器器件可以通过对输出数据进行ECC编码来生成第二奇偶校验数据S15，并且第二奇偶校验数据可以具有与第一奇偶校验数据和参考数据相等的大小。存储器器件可以通过对第一奇偶校验数据和第二奇偶校验数据使用按位XOR计算例如，XOR操作、“异或”等来生成第三奇偶校验数据S16。存储器器件可以参考第三奇偶校验数据来找出输出数据中包括的错误，并且可以校正已找出的错误。同时，存储器器件可以将第一奇偶校验数据和第三奇偶校验数据作为验证数据输出到测试设备S17。测试设备可以通过将参考数据与第一奇偶校验数据进行比较来确定在存储器器件的写操作期间是否发生了错误。此外，测试设备可以使用第三奇偶校验数据来确定在存储器器件的读操作期间是否发生了错误。在本发明构思的一些示例实施例中，测试设备可以通过将参考数据与第一奇偶校验数据进行比较来确定在存储器器件的写操作期间是否发生了错误。当确定在存储器器件的写操作中没有发生错误时，如果在第三奇偶校验数据中包括值为1的位，则测试设备可以确定在存储器器件的读操作中发生了错误。图9是示出了根据本发明构思的一些示例实施例的存储器器件的操作的视图。参考图9，存储器器件可以通过读取存储在第一存储区310中的数据来生成输出数据311，并且可以使用输出数据来生成第二奇偶校验数据302。可以通过对输出数据进行ECC编码来生成第二奇偶校验数据302，并且可以将第二奇偶校验数据302与存储在第二存储区320中的第一奇偶校验数据301进行比较。第一奇偶校验数据301可以是在将数据存储在第一存储区310中的处理期间生成的奇偶校验数据。在图9所示的本发明构思的一些示例实施例中，存储器器件根据一个写命令和一个读命令所存储或输出的数据的大小可以是128位，因此，第一奇偶校验数据301和第二奇偶校验数据302中的每一个可以是8位数据。存储器器件可以通过对第一奇偶校验数据301和第二奇偶校验数据302进行按位异或运算来生成第三奇偶校验数据303。在图9所示的本发明构思的一些示例实施例中，第三奇偶校验数据303的第五位可以具有值“1”，其可以对应于在存储器器件的写操作和读操作之一中发生了错误的情况。输出电路330可以将第一奇偶校验数据、第二奇偶校验数据和第三奇偶校验数据中的至少一个作为验证数据发送到测试设备。例如，测试设备可以接收第一奇偶校验数据和第二奇偶校验数据，或者可以接收第一奇偶校验数据和第三奇偶校验数据，作为验证数据。测试设备可以将从存储器器件接收的验证数据与准备用于测试操作的输入数据时在内部生成的参考数据进行比较。例如，输入数据可以是存储器器件存储在第一存储区310中的数据，并且测试设备可以与输入数据分开地接收参考数据。当接收到第一奇偶校验数据和第二奇偶校验数据作为验证数据时，测试设备可以将第一奇偶校验数据和第二奇偶校验数据中的每一个与参考数据进行比较。当第一奇偶校验数据与参考数据不匹配时，测试设备可以确定在存储器器件的写操作中发生了错误。当第二奇偶校验数据与参考数据不匹配时，测试设备可以确定在存储器器件的读操作中发生了错误。当接收到第一奇偶校验数据和第三奇偶校验数据作为验证数据时，测试设备可以通过预先比较第一奇偶校验数据与参考数据来确定在存储器器件的写操作中是否发生了错误。参照在写操作中是否发生了错误以及第三奇偶校验数据，测试设备可以确定在读操作中是否发生了错误。例如，即使在写操作中没有发生错误，但是第三奇偶校验数据包括值为1的位，也可以确定在读操作中发生了错误。图10是示出了根据本发明构思的一些示例实施例的存储器器件的操作的流程图。参考图10，根据本发明构思的一些示例实施例的存储器器件的操作可以从存储器器件接收来自测试设备的输入数据开始S20。输入数据可以是测试设备生成的用于验证存储器器件的数据，并且测试设备可以以编程方式接收大小小于输入数据的参考数据。存储器器件可以将输入数据存储在存储区中S21，并且可以通过对输入数据进行ECC编码来生成第一奇偶校验数据S22。存储器器件可以从测试设备接收验证数据的请求S23，并且可以通过读取存储在存储区中的数据来生成输出数据S24。同时，存储器器件可以通过对输出数据进行ECC编码来生成第二奇偶校验数据S25，并且第二奇偶校验数据可以具有与第一奇偶校验数据和参考数据相等的大小。在第一奇偶校验数据被循环移位例如，包括在第一奇偶校验数据中的位被循环移位特定的或备选地，预定的偏移量之后例如，以后，存储器器件例如，奇偶校验数据管理单元可以通过例如，“基于”对第一奇偶校验数据例如，包括在第一奇偶校验数据中的位和第二奇偶校验数据进行按位异或运算来生成第三奇偶校验数据S26。存储器器件可以输出第三奇偶校验数据作为验证数据S27，并且测试设备可以通过将第三奇偶校验数据与参考数据进行比较来确定在存储器器件的写操作和读操作中发生了错误。图11是示出了根据本发明构思的一些示例实施例的存储器器件的操作的视图。参考图11，存储器器件可以通过读取存储在第一存储区310中的数据来生成输出数据311，并且可以使用输出数据来生成第二奇偶校验数据302。可以通过对输出数据进行ECC编码来生成第二奇偶校验数据302。同时，存储器器件可以读取存储在第二存储区320中的第一奇偶校验数据301，并且将第一奇偶校验数据循环移位特定或备选地，预定的偏移量，从而生成临时奇偶校验数据304。在图11所示的本发明构思的一些示例实施例中，偏移量可以是2，因此，第一奇偶校验数据的8位值可以被循环移位2。存储器器件可以通过对第二奇偶校验数据302和临时奇偶校验数据304进行按位异或来生成第三奇偶校验数据305。临时奇偶校验数据304是通过将对输入数据进行ECC编码所生成的第一奇偶校验数据301循环移位一偏移量而生成的数据。在这种情况下，即使在写操作和读操作中没有发生错误时，第三奇偶校验数据305也可能包括值为1的位。输出电路330可以将第三奇偶校验数据作为验证数据发送到测试设备，并且测试设备可以通过将第三奇偶校验数据与参考数据进行比较来验证存储器器件的操作。为了仅使用第三奇偶校验数据来验证存储器器件的操作，可以使用与先前描述的方法不同的方法来生成参考数据。测试设备可以生成输入数据并将输入数据发送到存储器器件以验证存储器器件的操作，并且除了输入数据之外，还可以接收预先计算的参考数据。测试设备可以按每一位来比较参考数据和第三奇偶校验数据305。在这种情况下，当参考数据和第三奇偶校验数据305彼此不同时，可以确定在存储器器件的写操作和读操作中的至少一个中发生了错误。可以仅使用具有N+1位的第三奇偶校验数据305来验证用于存储和输出具有2N位的输入数据和输出数据的存储器器件的操作。因此，可以提高测试过程的效率。图12和图13是示出了根据本发明构思的一些示例实施例的存储器器件的操作的框图。首先，参考图12，写电路411可以将测试设备500发送的输入数据存储在存储区420的第一存储区421中。数据选择单元412可以选择写电路411存储在第一存储区421中的输入数据的至少一部分，并且将输入数据的该至少一部分存储在第二存储区422中作为第一奇偶校验数据。第一奇偶校验数据的大小可以小于输入数据的大小。例如，当输入数据具有2N位时，数据选择单元412可以从输入数据中选择N+1位并生成第一奇偶校验数据，其中N是自然数。接下来，参考图13，读电路413可以响应于来自测试设备500的请求，读取存储在第一存储区421中的数据，并生成输出数据。ECC引擎414可以使用读电路413生成的输出数据来生成第二奇偶校验数据。在本发明构思的一些示例实施例中，输出数据可以被提供为与输入数据相同的大小，而第二奇偶校验数据可以被提供为与存储在第二存储区422中的第一奇偶校验数据相同的大小。奇偶校验数据比较单元415可以将ECC引擎414生成的第二奇偶校验数据与存储在第二存储区422中的第一奇偶校验数据进行比较。奇偶校验数据比较单元415可以通过将第一奇偶校验数据与第二奇偶校验数据进行比较来生成第三奇偶校验数据。在本发明构思的一些示例实施例中，奇偶校验数据比较单元可以通过对第一奇偶校验数据和第二奇偶校验数据进行按位异或运算来生成第三奇偶校验数据。输出电路417可以最终输出例如，“发送”经校正电路416校正了错误的输出数据。此外，在本发明构思的一些示例实施例中，输出电路417可以响应于测试设备500的请求而输出第三奇偶校验数据作为验证数据。测试设备500可以将作为验证数据接收的第三奇偶校验数据与特定的或备选地，预定的参考数据进行比较，从而确定在存储器器件400的写操作和读操作中是否发生了错误。在本发明构思的一些示例实施例中，测试设备500可以直接写参考数据。测试设备500可以将参考数据与第三奇偶校验数据进行比较，从而确定在存储器器件400的写操作和读操作中是否发生了错误。当在存储器器件400的写操作中发生了错误时，数据选择单元412生成的第一奇偶校验数据可以与通过选择测试设备500中的输入数据的一部分而生成的数据不同。重申，包括数据选择单元412的奇偶校验数据管理单元可以被配置为基于选择输入数据的一部分例如，有限部分来生成第一奇偶校验数据。因此，参考数据和第三奇偶校验数据可能彼此不匹配。此外，当例如，“响应于”在存储器器件400的读操作中发生了错误时，ECC引擎414生成的第二奇偶校验数据例如，由包括ECC引擎414的奇偶校验数据管理单元基于对输出数据执行ECC编码而生成的第二奇偶校验数据可能与测试设备500的参考数据不同，因此，参考数据和第三奇偶校验数据可能彼此不匹配。因此，仅使用具有较少位数的第三奇偶校验数据，就可以验证存储器器件400。图14是示出了根据本发明构思的一些示例实施例的存储器器件的操作的流程图。参考图14，根据本发明构思的一些示例实施例的存储器器件的操作可以从存储器器件接收来自测试设备的输入数据开始S30。输入数据可以是测试设备生成的用于验证存储器器件的数据，并且测试设备可以使用该输入数据来生成数据量小于输入数据的参考数据。存储器器件可以将输入数据存储在存储区中S31，并且可以通过选择输入数据的一部分来生成第一奇偶校验数据S32。存储器器件可以从测试设备接收验证数据请求S33，并且可以通过读取存储在存储区中的数据来生成输出数据S34。同时，存储器器件可以通过对输出数据进行ECC编码来生成第二奇偶校验数据S35。第二奇偶校验数据可以被提供为数据量等于第一奇偶校验数据和测试设备生成的参考数据。存储器器件例如，奇偶校验数据管理单元可以通过基于对第一奇偶校验数据和第二奇偶校验数据使用按位XOR计算例如，基于对第一奇偶校验数据和第二奇偶校验数据进行异或运算来生成第三奇偶校验数据S36。存储器器件可以输出第三奇偶校验数据作为验证数据S37，并且测试设备可以通过将第三奇偶校验数据与参考数据进行比较来验证存储器器件的写操作和读操作。图15是示出了根据本发明构思的一些示例实施例的存储器器件的操作的视图。参考图15，存储器器件可以通过读取存储在第一存储区610中的数据来生成输出数据611，并且可以使用输出数据来生成第二奇偶校验数据602。可以通过对输出数据进行ECC编码来生成第二奇偶校验数据602。同时，存储器器件可以通过对存储在第二存储区620中的第一奇偶校验数据601和第二奇偶校验数据602使用按位XOR计算来生成第三奇偶校验数据603。第一奇偶校验数据601是通过选择输入数据600的一些位而生成的数据，并且可以不等于第二奇偶校验数据602。因此，即使在写操作和读操作中没有发生错误时，在第三奇偶校验数据603中也可能出现值为1的位。输出电路630可以将第三奇偶校验数据作为验证数据发送到测试设备，并且测试设备可以通过将第三奇偶校验数据与参考数据进行比较来验证存储器器件的操作。为了仅使用第三奇偶校验数据来验证存储器器件的操作，测试设备可接收参考数据，用于与第三奇偶校验数据进行比较。通过按每一位比较参考数据和第三奇偶校验数据603，测试设备可以确定在存储器器件的写操作和读操作中是否发生了错误。在本发明构思的一些示例实施例中，可以仅使用具有N+1位的第三奇偶校验数据603来验证用于存储和输出具有2N位的输入数据和输出数据的存储器器件的操作，其中N是自然数。因此，可以提高测试过程的效率，从而提高改善质量的存储器器件的制造效率，并进一步提高所制造的存储器器件的整体质量。图16是示出了根据本发明构思的一些示例实施例的存储器器件的测试方法的视图。参考图16，存储器器件700即，测试目标可以包括第一存储器芯片710和第二存储器芯片720以及输入输出总线730。如图16所示，第一存储器芯片710和第二存储器芯片720可以共享输入输出总线730。第一存储器芯片710和第二存储器芯片720可以包括输入输出焊盘711和721，分别用于通过输入输出总线730接收或输出数据。第一存储器芯片710和第二存储器芯片720可以在共享输入输出总线730的同时连接到测试设备800。输入输出总线730可以在每个输入输出焊盘711和721与测试设备800之间提供数据传输路径，并且可以包括输入输出引脚。第一存储器芯片710和第二存储器芯片720中的每个存储器芯片可以包括写电路、读电路、奇偶校验数据管理单元、存储体阵列、存储区和或输出电路，如本文中描述的任何一个示例实施例所述。为了执行测试过程，测试设备800可以生成输入数据并将输入数据发送到存储器器件700。第一存储器芯片710和第二存储器芯片720中的每一个可以通过输入输出总线730接收输入数据并存储输入数据。此后，当传输来自测试设备800的请求时，第一存储器芯片710和第二存储器芯片720可以通过输入输出总线730将测试过程所需的验证数据发送到测试设备800。当第一存储器芯片710和第二存储器芯片720中的每一个生成数据量与输入数据相等的输出数据，并将输出数据作为验证数据发送至测试设备800时，测试过程所需的时间可能变长。例如，当输入数据和输出数据具有由突发长度定义的突发大小时，在对应于突发长度的参考时间期间，测试设备800可以仅接收第一存储器芯片710和第二存储器芯片720之一输出的验证数据。在本发明构思的一些示例实施例中，第一存储器芯片710和第二存储器芯片720中的每一个生成数据量小于输入数据和输出数据的验证数据，并将验证数据发送至测试设备800，与此同时，测试设备800将验证数据与特定的或备选地，预定的参考数据进行比较，从而执行测试过程。因此，在对应于突发长度的参考时间期间，可以接收第一存储器芯片710和第二存储器芯片720中的每一个的验证数据。以下，参考图17A、图17B和图18进行如下描述。图17A、图17B和图18是示出了根据本发明构思的一些示例实施例的存储器器件的测试方法的时序图。在图17A和图17B所示的本发明构思的一些示例实施例中，第一存储器芯片710和第二存储器芯片720可以输出第一奇偶校验数据和第三奇偶校验数据、或第一奇偶校验数据和第二奇偶校验数据，作为验证数据。同时，在图18所示的本发明构思的一些示例实施例中，第一存储器芯片710和第二存储器芯片720中的每一个可以输出第三奇偶校验数据作为验证数据。首先，参考图17A，在由突发长度定义的参考时间TBL期间，第一存储器芯片710和第二存储器芯片720可以顺序地输出验证数据。可以在第一时间T1期间顺序输出用于验证第一存储器芯片710的写操作的第一奇偶校验数据MC1PARITY1和用于验证第一存储器芯片710的读操作的第三奇偶校验数据MC1PARITY3。第一时间T1可以被理解为输出对应于突发大小的数据的时间。当第一时间T1已经过去时，可以在第二时间T2期间顺序输出用于验证第二存储器芯片720的写操作的第一奇偶校验数据MC2PARITY1和用于验证第二存储器芯片720的读操作的第三奇偶校验数据MC2PARITY3。参考图17B，可以在第一时间T1期间顺序输出用于验证第一存储器芯片710的写操作的第一奇偶校验数据MC1PARITY1和用于验证第一存储器芯片710的读操作的第二奇偶校验数据MC1PARITY2。当第一时间T1已经过去时，可以在第二时间T2期间顺序输出用于验证第二存储器芯片720的写操作的第一奇偶校验数据MC2PARITY1和用于验证第二存储器芯片720的读操作的第二奇偶校验数据MC2PARITY2。在图17A和图17B所示的示例实施例中，在参考时间TBL期间，测试设备800可以接收由第一存储器芯片710和第二存储器芯片720中的每一个输出的验证数据。因此，可以提高测试过程的效率。假设存储器器件700在双倍数据速率DDR模式下操作并且突发长度为16，则在参考时间TBL期间，时钟信号可以具有总共八个周期。当第一存储器芯片710和第二存储器芯片720中的每一个具有八个DQ并且突发大小是128位时，第一存储器芯片710和第二存储器芯片720生成的每个奇偶校验数据可以是8位。在根据相关技术的测试过程中，在参考时间TBL期间八个DQ中的每一个应输出16位数据，与此不同，在本发明构思的一些示例实施例中，在第一时间T1期间，包括在第一存储器芯片710中的八个DQ可以仅输出2位数据，并且在第二时间T2期间，包括在第二存储器芯片720中的八个DQ可以仅输出2位数据。换句话说，第一存储器芯片710和第二存储器芯片720中的每一个中包括的DQ用于输出单个数据的时间增加，因此，可以提高测试过程的准确性。接下来，参考图18，测试设备800可以分别从第一存储器芯片710和第二存储器芯片720接收第三奇偶校验数据MC1PARITY3和MC2PARITY3作为验证数据。换句话说，在图18所示的本发明构思的一些示例实施例中，在参考时间TBL期间，通过输入输出总线730，可以仅输出第一存储器芯片710的第三奇偶校验数据MC1PARITY3和第二存储器芯片720的第三奇偶校验数据MC2PARITY3。因此，测试设备800可以接收由多个存储器芯片710和720在参考时间TBL期间输出的验证数据。此外，多个存储器芯片710和720的每个DQ用于输出单个数据的时间增加。因此，可以提高测试过程的效率和准确性，从而提高改善质量的存储器器件的制造效率，并进一步提高所制造的存储器器件的整体质量。图19是示出了根据本发明构思的一些示例实施例的存储器器件的测试方法的视图。参考图19，存储器器件900即，测试目标可以包括第一至第四存储器芯片910至940例如，第一存储器芯片910、第二存储器芯片920、第三存储器芯片930和第四存储器芯片940以及输入输出总线950。第一至第四存储器芯片910至940可以包括输入输出焊盘911至941例如，输入输出焊盘911、输入输出焊盘921、输入输出焊盘931和输入输出焊盘941，用于分别通过输入输出总线950接收或输出数据。在共享输入输出总线950的同时，第一至第四存储器芯片910至940可以连接至测试设备1000。为了执行测试过程，测试设备1000可以生成输入数据并将输入数据发送到存储器器件900。第一至第四存储器芯片910至940中的每一个可以通过输入输出总线950接收输入数据并存储输入数据。此后，当传输来自测试设备1000的请求时，第一至第四存储器芯片910至940可以通过输入输出总线950向测试设备1000发送测试过程所需的验证数据。当第一至第四存储器芯片910至940中的每一个生成数据量与输入数据相等的输出数据，并将输出数据作为验证数据发送至测试设备1000时，测试过程所需的时间可能变长。例如，当输入数据和输出数据具有突发大小时，测试设备1000可能需要四次对应于突发长度的参考时间来验证第一至第四存储器芯片910至940。在本发明构思的一些示例实施例中，第一至第四存储器芯片910至940中的每一个生成数据量小于输入数据和输出数据的验证数据，并将验证数据发送至测试设备1000，与此同时，测试设备1000将验证数据与特定的或备选地，预定的参考数据进行比较，从而执行测试过程。因此，在对应于突发长度的参考时间期间，可以接收第一至第四存储器芯片910至940中的每一个的验证数据。以下，参考图20和图21进行如下描述。图20和图21是示出了根据本发明构思的一些示例实施例的存储器器件的测试方法的时序图。在图20所示的本发明构思的一些示例实施例中，第一至第四存储器芯片910至940可以输出第一奇偶校验数据和第三奇偶校验数据作为验证数据。同时，在图21所示的本发明构思的一些示例实施例中，第一至第四存储器芯片910至940中的每一个可以输出第三奇偶校验数据作为验证数据。首先，参考图20，在由突发长度定义的参考时间TBL期间，第一至第四存储器芯片910至940可以顺序地输出验证数据。例如，第一至第四存储器芯片910至940中的每一个可以响应于来自测试设备的请求而输出验证数据，使得验证数据在对应于突发大小的输出数据的时间期间，通过输入输出总线950顺序地被发送到测试设备。第一至第四存储器芯片910至940中的每一个可以顺序地输出用于验证写操作的第一奇偶校验数据PARITY1和用于验证读操作的第三奇偶校验数据PARITY3。输入输出总线950可以分别在第一时间T1至第四时间T4连接到第一至第四存储器芯片910至940中所包括的输入输出焊盘911至941。假设存储器器件900在DDR模式下操作并且突发长度为16，则在参考时间TBL期间，时钟信号可以具有总共八个周期。当第一至第四存储器芯片910至940中的每一个具有八个DQ并且突发大小是128位时，由第一至第四存储器芯片910至940中的每一个生成的奇偶校验数据可以是8位。因此，响应于在第一至第四存储器芯片910至940处接收到来自测试设备的请求，由第一至第四存储器芯片910至940输出的验证数据的总位数可以小于由第一至第四存储器芯片910至940的突发大小定义的位数。第一至第四存储器芯片910至940中的每一个的这种突发大小可以包括2N位。在根据相关技术的测试过程中，在参考时间TBL期间，八个DQ中的每一个应当输出16位数据，与此不同，在本发明构思的一些示例实施例中，在第一时间T1至第四时间T4中的每一个期间，第一至第四存储器芯片910至940中的每一个中包括的八个DQ可以仅输出2位数据。因此，第一至第四存储器芯片910至940中的每一个中包括的DQ用于输出单个数据的时间增加，因此，可以提高测试过程的准确性，从而提高改善质量的存储器器件的制造效率，并进一步提高所制造的存储器芯片的整体质量。接下来，参考图21，测试设备1000可以从第一存储器芯片910至第四存储器芯片940中的每一个接收第三奇偶校验数据PARITY3作为验证数据。在图21示的本发明构思的一些示例实施例中，在参考时间TBL期间，通过输入输出总线950，可以仅输出由第一至第四存储器芯片910至940输出的第三奇偶校验数据PARITY3。因此，测试设备1000可以接收由第一至第四存储器芯片910和940在参考时间TBL期间输出的验证数据。此外，第一至第四存储器芯片910至940的每个DQ用于输出单个数据的时间增加。因此，可以提高测试过程的效率和准确性，从而提高改善质量的存储器芯片的制造效率，并进一步提高所制造的存储器芯片的整体质量。在一些示例实施例中，存储器芯片之一例如，第一存储器芯片910可以被配置为输出高阻抗信号，同时例如，并发地另一存储器芯片例如，第二存储器芯片920输出验证数据，以及存储器芯片之一例如，第一存储器芯片910可以被配置为输出验证数据，同时例如，并发地其余的多个存储器芯片例如，第二至第四存储器芯片920至940输出高阻抗信号。图22和图23是示出了根据本发明构思的一些示例实施例的存储器器件的测试方法的视图。在图22和图23所示的本发明构思的一些示例实施例中，测试设备可以在测试时间TTEST期间使用多个测试模式来验证存储器芯片。在这种情况下，可以排除仅通过单个测试过程无法正确验证存储器器件的可能性。首先，参考图22，可以在测试时间TTEST期间执行对第一存储器芯片和第二存储器芯片的测试过程。根据相关技术的方法，在一个测试时间TTEST期间，可以对第一存储器芯片进行多次测试。在完成对第一存储器芯片的测试之后，可以在一个测试时间TTEST期间对第二存储器芯片进行多次测试。因此，为了测试第一存储器芯片和第二存储器芯片两者，测试时间TTEST需要两次。备选地，在一个测试时间TTEST期间，第一存储器芯片和第二存储器芯片被分割和测试，但是需要应用减少第一存储器芯片和第二存储器芯片中的每一个的测试次数的方法。在本发明构思的一些示例实施例中，在测试过程中，减少了由第一存储器芯片和第二存储器芯片输出的验证数据的容量，因此可以解决上述问题。如前所述，在本发明构思的一些示例实施例中，在由突发大小定义的参考时间中，测试设备可以接收由第一存储器芯片和第二存储器芯片输出的验证数据。因此，如图22所示，在一个测试时间TTEST内，可以在不减少测试次数的情况下测试第一存储器芯片和第二存储器芯片。然而，在本发明构思的一些示例实施例中，减少了验证数据的数据量。与根据相关技术的方法相比，在执行测试过程时，可能存在存储器器件中未使用的电路区。因此，可能发生测试覆盖问题。在本发明构思的一些示例实施例中，为了减少和或防止测试覆盖问题的发生，通过将用于使用数据量减少的验证数据的方法与根据相关技术的用于按原样输出输入数据的方法相混合，可以对存储器器件进行测试。以下，参考图23进行如下描述。参考图23，在本发明构思的一些示例实施例中，测试设备在第一测试时间TB期间从第一存储器芯片和第二存储器芯片接收数据量减少的验证数据，以验证第一存储器芯片和第二存储器芯片。在这种情况下，第一测试时间TB可以是比根据相关技术的方法中对第一存储器芯片进行特定或备选地，预定次数的测试所需的测试时间TTEST更短的时间。当第一测试时间TB已经过去时，测试设备可以在第二测试时间TMC1内使用用于按原样接收输出数据的方法来验证第一存储器芯片，其中输出数据对应于发送到第一存储器芯片的输入数据。当第二测试时间TMC1已经过去时，测试设备可以在第三测试时间TMC2内使用用于按原样接收输出数据的方法来验证第二存储器芯片，其中输出数据对应于发送到第二存储器芯片的输入数据。例如，假设测试设备用100种测试模式来验证第一存储器芯片和第二存储器芯片中的每一个。在图23所示的本发明构思的一些示例实施例中，通过在第一测试时间TB期间使用用于从第一存储器芯片和第二存储器芯片接收数据量减少的验证数据的方法，可以用90种测试模式来验证第一存储器芯片和第二存储器芯片中的每一个。同时，在第二测试时间TMC1期间，测试设备可以使用用于按原样接收与输入数据对应的输出数据的方法，用10种测试模式来验证第一存储器芯片。在第三测试时间TMC2期间，测试设备可以使用用于按原样接收与输入数据对应的输出数据的方法，用10种测试模式来验证第二存储器芯片。因此，可以执行对第一存储器芯片和第二存储器芯片的测试过程，同时减少测试第一存储器芯片和第二存储器芯片所需的总时间，并且显著减少测试覆盖问题。如上所述，根据本发明构思的示例实施例，可以使用在存储器器件存储或输出数据的过程期间在存储器器件中生成的奇偶校验数据来验证是否发生了存储器器件的故障。可以提供数据量小于存储器器件响应于写命令或读命令而存储或输出的数据的奇偶校验数据，因此，可以在有限的时间内测试更多数量的存储器器件。因此，可以提高测试过程的效率，并且可以提高存储器器件的生产率。虽然以上已经示出并描述了示例实施例，但是本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以进行修改和改变。

权利要求：1.一种存储器器件，包括：多个存储体，所述多个存储体中的每个存储体包括具有多个存储单元的存储体阵列、选择连接到所述多个存储单元的至少一条字线的行解码器、以及选择连接到所述多个存储单元的至少一条位线的列解码器，并且所述多个存储单元中的每个存储单元包括电容器和晶体管；写电路，被配置为将在所述存储器器件处从测试设备接收的输入数据存储在所述存储体阵列中；读电路，被配置为基于读取存储在所述存储体阵列中的数据来生成输出数据；奇偶校验数据管理电路，被配置为：使用所述输入数据生成第一奇偶校验数据，所述第一奇偶校验数据的大小小于所述输入数据，使用所述输出数据生成第二奇偶校验数据，所述第二奇偶校验数据的大小小于所述输出数据，以及使用所述第一奇偶校验数据和所述第二奇偶校验数据生成第三奇偶校验数据；以及输出电路，被配置为响应于在所述存储器器件处接收到来自测试设备的请求，输出所述第一奇偶校验数据、所述第二奇偶校验数据和所述第三奇偶校验数据中的至少一个数据实例作为验证数据。2.根据权利要求1所述的存储器器件，其中，所述奇偶校验数据管理电路包括：第一纠错码ECC引擎，被配置为基于所述输入数据生成所述第一奇偶校验数据，以及第二ECC引擎，被配置为基于所述输出数据生成所述第二奇偶校验数据。3.根据权利要求2所述的存储器器件，其中，所述奇偶校验数据管理电路被配置为：基于对所述第一奇偶校验数据和所述第二奇偶校验数据进行按位异或运算来生成所述第三奇偶校验数据。4.根据权利要求3所述的存储器器件，还包括：校正电路，被配置为基于所述第三奇偶校验数据校正所述输出数据的错误。5.根据权利要求2所述的存储器器件，其中，所述输出电路被配置为：响应于接收到来自测试设备的请求，输出所述第一奇偶校验数据和所述第三奇偶校验数据作为验证数据。6.根据权利要求2所述的存储器器件，其中，所述奇偶校验数据管理电路被配置：在所述第一奇偶校验数据中包括的各个位被循环移位了特定偏移量之后，基于对所述第一奇偶校验数据中包括的各个位和所述第二奇偶校验数据进行按位异或运算来生成所述第三奇偶校验数据。7.根据权利要求6所述的存储器器件，其中，所述输出电路被配置为：响应于接收到来自测试设备的请求而输出所述第三奇偶校验数据。8.根据权利要求1所述的存储器器件，其中，所述奇偶校验数据管理电路被配置为：基于选择所述输入数据的一部分来生成所述第一奇偶校验数据，以及基于对所述输出数据执行ECC编码来生成所述第二奇偶校验数据。9.根据权利要求8所述的存储器器件，其中，所述奇偶校验数据管理电路被配置为：基于对所述第一奇偶校验数据和所述第二奇偶校验数据进行按位异或运算来生成所述第三奇偶校验数据。10.根据权利要求9所述的存储器器件，其中，所述输出电路被配置为：响应于来自测试设备的请求，输出所述第三奇偶校验数据作为验证数据。11.根据权利要求1所述的存储器器件，其中，所述输入数据和所述输出数据中的每一个包括2N位，其中N是自然数，以及所述第一奇偶校验数据、所述第二奇偶校验数据和所述第三奇偶校验数据中的每一个包括N+1位。12.根据权利要求1所述的存储器器件，其中，所述存储体阵列包括：存储单元的第一存储区，被配置为存储所述输入数据，以及存储单元的第二存储区，被配置为存储所述第一奇偶校验数据。13.根据权利要求1所述的存储器器件，还包括：第一存储器芯片和第二存储器芯片，所述第一存储器芯片和所述第二存储器芯片共享输入输出总线，其中，所述第一存储器芯片和所述第二存储器芯片中的每个存储器芯片包括所述写电路、所述读电路、所述奇偶校验数据管理电路和所述输出电路。14.根据权利要求13所述的存储器器件，其中，所述第一存储器芯片和所述第二存储器芯片中的每个存储器芯片被配置为：响应于来自测试设备的请求而输出验证数据，使得验证数据在对应于突发大小的输出数据的时间期间，通过所述输入输出总线顺序地被发送到测试设备。15.根据权利要求14所述的存储器器件，其中，所述第二存储器芯片被配置为与所述第一存储器芯片输出验证数据同时地输出高阻抗信号，以及所述第一存储器芯片被配置为与所述第二存储器芯片输出验证数据同时地输出高阻抗信号。16.根据权利要求1所述的存储器器件，其中，所述输出电路被配置为：输出所述第一奇偶校验数据、所述第二奇偶校验数据和所述第三奇偶校验数据中的至少一个数据实例，作为多次验证数据，并且将所述输出数据输出为验证数据。17.一种存储器器件，包括：输入输出总线，被配置为提供数据传输路径；以及多个存储器芯片，被配置为共享所述输入输出总线，所述多个存储器芯片中的每个存储器芯片包括：多个存储体，所述多个存储体中的每个存储体包括具有多个存储单元的存储体阵列、选择连接到所述多个存储单元的至少一条字线的行解码器、以及选择连接到所述多个存储单元的至少一条位线的列解码器，并且所述多个存储单元中的每个存储单元包括电容器和晶体管，写电路，被配置为将在所述存储器器件处通过所述输入输出总线从测试设备接收的输入数据存储在所述存储体阵列中，读电路，被配置为基于读取存储在所述存储体阵列中的数据来生成输出数据，奇偶校验数据管理电路，被配置为：使用所述输入数据生成第一奇偶校验数据，所述第一奇偶校验数据的大小小于所述输入数据，使用所述输出数据生成第二奇偶校验数据，所述第二奇偶校验数据的大小小于所述输出数据，以及使用所述第一奇偶校验数据和所述第二奇偶校验数据生成第三奇偶校验数据，以及输出电路，被配置为响应于在所述存储器芯片处接收到来自测试设备的请求，输出所述第一奇偶校验数据、所述第二奇偶校验数据和所述第三奇偶校验数据中的至少一个数据实例作为验证数据，以及其中，所述多个存储器芯片中的一个存储器芯片被配置为与所述多个存储器芯片中的其余多个存储器芯片输出高阻抗信号同时地输出验证数据。18.根据权利要求17所述的存储器器件，其中，所述输入数据和所述输出数据中的每一个包括2N位，其中N是自然数，以及所述第一奇偶校验数据、所述第二奇偶校验数据和所述第三奇偶校验数据中的每一个包括N+1位。19.一种存储器器件，包括：输入输出总线，被配置为提供数据传输路径；以及多个存储器芯片，被配置共享所述输入输出总线，所述多个存储器芯片中的每个存储器芯片包括：多个存储体，所述多个存储体中的每个存储体包括具有多个存储单元的存储体阵列、选择连接到所述多个存储单元的至少一条字线的行解码器、以及选择连接到所述多个存储单元的至少一条位线的列解码器，并且所述多个存储单元中的每个存储单元包括电容器和晶体管，写电路，被配置为通过所述输入输出总线接收具有2N位的输入数据，其中N是自然数，并将所述输入数据存储在所述存储体阵列中，读电路，被配置为基于读取存储在所述存储体阵列中的数据来生成具有2N位的输出数据，奇偶校验数据管理电路，被配置为：使用所述输入数据生成具有N+1位的第一奇偶校验数据，使用所述输出数据生成具有N+1位的第二奇偶校验数据，以及使用所述第一奇偶校验数据和所述第二奇偶校验数据生成具有N+1位的第三奇偶校验数据，以及输出电路，被配置为响应于在所述存储器芯片处接收到来自测试设备的请求，输出所述第一奇偶校验数据、所述第二奇偶校验数据和所述第三奇偶校验数据中的至少一个数据实例作为验证数据，以及其中，响应于在所述多个存储器芯片处接收到来自测试设备的请求由所述多个存储器芯片输出的验证数据的总位数小于由所述多个存储器芯片的突发大小定义的位数。20.根据权利要求19所述的存储器器件，其中，所述多个存储器芯片中的每个存储器芯片的突发大小包括2N位。

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