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申请/专利权人：中国科学院上海微系统与信息技术研究所;上海华力集成电路制造有限公司

摘要：本发明公开了一种存算一体单元结构，包括：SRAM存储单元和乘法计算单元。乘法计算单元的两读取位线和中间节点之间分别连接有第一和第二以及第三和第四解耦晶体管。中间节点还连接使能信号线并连接第一使能信号。第一和第三解耦晶体管的沟道导电类型相反且栅极分别连接第一和第二存储节点。第二和第四的解耦晶体管的栅极作为两个输入端。在乘法计算模式状态下：权重信号取存储信号中的一个。第一和第二解耦晶体管都导通时，使能信号线与第一读取位线导通并具有第一端计算电流，第三和第四解耦晶体管导通时，使能信号线与第二读取位线导通并具有第二端计算电流，由第一和第二端计算电流得到输入信号和权重信号的乘法值。本发明能实现多比特乘法运算。

主权项：1.一种存算一体单元结构，其特征在于，包括：SRAM存储单元和乘法计算单元；所述SRAM存储单元具有第一存储节点和第二存储节点，所述第一存储节点的第一存储信号和所述第二存储节点的第二存储信号互为反相；乘法计算单元包括：两根读取位线和四个解耦晶体管；两根所述读取位线分别为第一读取位线和第二读取位线；第一解耦晶体管和第二解耦晶体管连接在中间节点和所述第一读取位线之间；第三解耦晶体管和第四解耦晶体管连接在所述中间节点和所述第二读取位线之间；所述中间节点还连接使能信号线，所述使能信号线提供第一使能信号；所述第一解耦晶体管的栅极连接所述第一存储节点；所述第三解耦晶体管的栅极连接所述第二存储节点；所述第一解耦晶体管和所述第三解耦晶体管的沟道导电类型相反；所述第二解耦晶体管的栅极作为第一输入端；所述第四解耦晶体管的栅极作为第二输入端；输入信号的2位信号分别为第1位输入信号和第0位输入信号，所述第1位输入信号连接到所述第一输入端和所述第二输入端中的一个，所述第0位输入信号连接到所述第一输入端和所述第二输入端中的另一个；所述第二解耦晶体管和所述第四解耦晶体管的沟道导电类型相同；所述存算一体单元结构包括存储模式状态和乘法计算模式状态；所述第一使能信号无效时，所述存算一体单元结构处于所述存储模式状态，所述使能信号线到所述第一读取位线之间的第一导电路径断开以及所述使能信号线到所述第二读取位线之间的第二导电路径断开；所述第一使能信号有效时，所述存算一体单元结构处于所述乘法计算模式状态；在所述乘法计算模式状态下：权重信号取所述第一存储信号和所述第二存储信号中的一个；所述第一解耦晶体管导通以及所述第二解耦晶体管导通时，所述第一导电路径导通并具有第一端计算电流，由所述第一端计算电流表征连接到所述第一输入端的所述输入信号和所述权重信号的与信号；所述第三解耦晶体管导通以及所述第四解耦晶体管导通时，所述第二导电路径导通并具有第二端计算电流，由所述第二端计算电流表征连接到所述第二输入端的所述输入信号和所述权重信号的与信号；由所述第一端计算电流和所述第二端计算电流得到所述输入信号和所述权重信号的乘法值。

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