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申请/专利权人：苏州腾芯微电子有限公司

摘要：本发明公开了一种SRAM存储器的内部时钟产生电路，包括延时模块、与非门ND1、上拉PMOS管MP1以及下拉NMOS管MN1；延时模块对外部时钟信号CLK进行延时和反向，生成延时信号CKB；与非门ND1的输入端分别连接外部时钟信号CLK和延时信号CKB，输出端生成控制信号SIG1；上拉PMOS管MP1受控制信号SIG1控制开断，且被控制信号SIG1开启时，将内部时钟信号LCK上拉为高电平；下拉NMOS管MN1受内部时钟关断信号STCK控制开断，且被内部时钟关断信号STCK开启时，将内部时钟信号LCK下拉为低电平。本发明LCK的产生速度更快，本发明电路使用的管子更少，节省版图的面积；在低电压工作状态下，本发明具有更强的驱动能力；本发明还能解决外部大延时时钟无法生成内部时钟的难题。

主权项：1.SRAM存储器的内部时钟产生电路，其特征在于，包括延时模块、与非门ND1、上拉PMOS管MP1、下拉NMOS管MN1以及锁存模块；所述延时模块，其用于对外部时钟信号CLK进行延时和反向，生成延时信号CKB，且延时信号CKB与外部时钟信号CLK反向；所述与非门ND1，其输入端分别连接外部时钟信号CLK和延时信号CKB，其输出端生成用于控制上拉PMOS管MP1开断的控制信号SIG1；所述上拉PMOS管MP1，其受控制信号SIG1控制开断，且其被控制信号SIG1开启时，将内部时钟信号LCK上拉为高电平；所述下拉NMOS管MN1，其受内部时钟关断信号STCK控制开断，且其被内部时钟关断信号STCK开启时，将内部时钟信号LCK下拉为低电平；所述锁存模块，其用于锁存内部时钟信号LCK的电平状态；所述延时模块是奇数级时延；所述延时模块由依次串联的奇数个反相器组成；或者，所述延时模块由偶数个反相器以及或非门组成，该偶数个反相器依次串联后与或非门的一个输入端连接，或非门的另一个输入端连接片选使能信号CSB；所述上拉PMOS管MP1的源极与电源连接，上拉PMOS管MP1的栅极与非门ND1的输出端连接，上拉PMOS管MP1的漏极与下拉NMOS管MN1的源极连接，下拉NMOS管MN1的栅极连接内部时钟关断信号STCK，下拉NMOS管MN1的漏极接地；且上拉PMOS管MP1的漏极和下拉NMOS管MN1的源极都连接内部时钟信号LCK；所述锁存模块包括第一PMOS管MP21、第二PMOS管MP22、第一NMOS管MN21、第二NMOS管MN22以及反相器INV4；所述第一PMOS管MP21的源极与电源连接，第一PMOS管MP21的栅极连接内部时钟关断信号STCK，第一PMOS管MP21的漏极与第二PMOS管MP22的源极连接，第二PMOS管MP22的栅极、第一NMOS管MN21的栅极都与反相器INV4的输出端连接，第二PMOS管MP22的漏极、第一NMOS管MN21的源极、反相器INV4的输入端都连接内部时钟信号LCK，第一NMOS管MN21的漏极与第二NMOS管MN22的源极连接，第二NMOS管MN22的栅极连接控制信号SIG1，第二NMOS管MN22的漏极接地；所述内部时钟信号LCK还与地址信号一起经过译码模块，使能某根字线GWL；所述内部时钟信号LCK还经过横向跟踪电路和纵向跟踪电路，完整模拟整个存储单元工作，并返回时钟关断信号STCK。

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