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申请/专利权人：西安微电子技术研究所
摘要：本发明公开了一种用于提高同步IO并行访问效率的加速结构和方法，包括寄存器REG1、寄存器REG2、多路选择器MUX和二分频器；内部高频时钟CLK2A经过二分频器产生输出外部的CLK时钟，CLK时钟将作为控制信号用于相移控制；状态机和访问时序产生的控制信号经由寄存器REG1产生，控制信号与寄存器REG2反馈回的延迟控制信号经过多路选择器MUX进入寄存器REG2，多路选择器MUX由CLK时钟的极性控制；访问时序包括普通模式和快速模式；普通模式时序规整适用于所有不同位宽的外设；快速模式通过预取的方式提高之后连续访问场景下的读效率；通过将片内互联总线的访问时序快速转换为外部同步IO时序，达到与片内总线访问相应的速度。
主权项：1.一种用于提高同步IO并行访问效率的加速结构，其特征在于，包括寄存器REG1、寄存器REG2、多路选择器MUX和二分频器；所述寄存器REG1、寄存器REG2和二分频器的输入端均连接内部高频时钟CLK2A；所述寄存器REG1的输出端和二分频器的输出端连接多路选择器MUX；内部高频时钟CLK2A经过二分频器产生输出外部的CLK时钟，CLK时钟将作为控制信号用于相移控制；状态机和访问时序产生的控制信号经由寄存器REG1产生，控制信号与寄存器REG2反馈回的延迟控制信号经过多路选择器MUX进入寄存器REG2，所述多路选择器MUX由CLK时钟的极性控制；所述访问时序包括普通模式和快速模式；所述普通模式时序规整适用于所有不同位宽的外设；所述快速模式通过预取的方式提高之后连续访问场景下的读效率；通过将片内互联总线的访问时序快速转换为外部同步IO时序，达到与片内总线访问相应的速度。
全文数据：
权利要求：
百度查询： 西安微电子技术研究所 一种用于提高同步IO并行访问效率的加速结构和方法
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