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申请/专利权人：厦门大学

摘要：本发明给出了一种基于Banyan网络和多FPGA结构的EDA硬件加速方法与系统，包括将EDA算法加速和仿真加速结合在一个系统内，EDA算法加速时启用顶层EDA算法控制数据的发送和接收，EDA仿真加速时根据用户所设计的待测设计结构以及用户输入的仿真数据；同时采用多通道SCE‑MI接口进行软硬件数据协同，再使用Banyan网络来实现多FPGA的数据交换；最后将加速后的数据回传进行处理，将仿真数据与验证数据进行对比验证仿真结果，或将运算结果数据返回给外部EDA软件。本方法采用软硬件协同方式对算法和仿真进行加速，将EDA算法加速和仿真加速结合，采用多通道PIPE式SCE‑MI标准协议接口，具有普适性，同时将Banyan网络应用于多FPGA数据交换，降低了数据交换延迟，使得系统实现结构简单、功能高效。

主权项：1.一种基于Banyan网络和多FPGA结构的EDA硬件加速方法，其特征在于，包括以下步骤：S1：用户选择加速模式，所述加速模式包括EDA算法加速模式和EDA仿真加速模式；S2：若选择所述EDA算法加速模式：启用顶层EDA算法控制数据的发送和接收，并对数据进行批次处理再进行基于SCE-MI通道的封装处理；若选择所述EDA仿真加速模式：根据用户所设计的待测设计结构以及用户输入的仿真数据，对所述仿真数据进行基于SCE-MI通道的封装处理；S3：将封装后的数据通过PCIE驱动和硬件送入FPGA板上的PCIE核中，PCIE核以DMA读取方式将所述封装后的数据通过AXI传送协议进行传送，再利用SCE-MI进行管理，所述FPGA板包括多块FPGA；S4：基于SCE-MI对所述封装后的数据进行解包处理后再通过对应的SCE-MI通道发送至Banyan网络的对应节点中，再根据信元调度算法将所述封装后的数据发送到多块FPGA的与所述节点相对应的接收通道中；S5：若选择所述EDA算法加速模式：基于所述多块FPGA的并行计算对所述封装后的数据进行加速，再将加速后的数据回传至所述顶层EDA算法进行处理；若选择所述EDA仿真加速模式：利用所述多块FPGA将所述封装后的数据与所述待测设计结构进行仿真验证后，生成仿真数据，将所述仿真数据与用户提供的标准验证数据进行对比验证仿真结果。

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百度查询： 厦门大学 一种基于Banyan网络和多FPGA结构的EDA硬件加速方法与系统