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申请/专利权人：福州大学

摘要：本发明涉及一种并行计算单元的卷积神经网络硬件加速方法，包括以下步骤：步骤S1:将训练好的卷积神经网络模型根据静态量化、分层量化的方法进行权重参数的量化；步骤S2:通过预设在硬件电路上的并行计算单元对量化后的卷积神经网络模型进行运算;步骤S3:根据不同输入尺寸的卷积神经网络模型在推理阶段计算并行度不同,通过片上可重构技术自适应不同卷积核尺寸的卷积神经网络模型。本发明能够实现卷积神经网络硬件加速的目的，使得在低功耗的情况下有着高推理速度。

主权项：1.一种并行计算单元的卷积神经网络硬件加速方法，其特征在于，包括以下步骤：步骤S1:将训练好的卷积神经网络模型根据静态量化、分层量化的方法进行权重参数的量化；步骤S2:通过预设在硬件电路上的并行计算单元对量化后的卷积神经网络模型进行运算；步骤S3:根据不同输入尺寸的卷积神经网络模型在推理阶段计算并行度不同,通过片上可重构技术自适应不同卷积核尺寸的卷积神经网络模型；所述并行计算单元采用11*11的乘法器阵列，包括专用寄存器、一根使能信号线的并行乘法器单元以及并行、流水线的最大池化层结构设计单元；所述11*11的乘法器阵列采用的是通过使能信号控制，并且能够自适应输入卷积神经网络模型的卷积核尺寸激活相应N*N的乘法器阵列；所述并行、流水线的最大池化层结构设计单元包括1个数据选择器、2个64位计数器、2个32位数据位宽和1024位数据深度的FIFO缓存模块和3个32位数值比较器；所述并行、流水线的最大池化层结构设计单元通过1个数据选择器使得卷积模块产生的特征图像输入根据奇偶规则存入奇数行FIFO和偶数行FIFO，2个计数器分别负责计数输入奇数行和偶数行FIFO的数据数量，3个数值比较器分别负责比较从奇偶行FIFO中读取的数值；所述步骤S2具体为：步骤S21：从片外的DDR3存储器中读取卷积层的尺寸参数，通过使能信号激活硬件乘法器矩阵中的3*3运算单元；步骤S22：在第一个单位时钟周期，分别读取一个3*3的卷积层的权重到一个32位的乘法器的专用寄存器1上，并且从一个独立FIFO缓存中读取与权重相对应的图片像素点取值存放至专用寄存器2；步骤S23：在第二个单位时钟周期，32位的乘法器完成一次32位单精度浮点运算，将步骤S22中专用寄存器1和专用寄存器2的值做乘法运算，并将结果写入64位专用寄存器3。

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