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申请/专利权人：北京芯驰半导体科技股份有限公司
摘要：多核异构系统芯片及其故障自检控制方法、装置和设备，该方法包括：多个硬件域启动后，第一CPU将自检状态控制寄存器标识为第一自检执行状态，控制第一功能安全核进行第一自检，而后将第一自检结果写入第一故障状态寄存器，将自检状态控制寄存器标识为第一自检结束状态；第二CPU将自检状态控制寄存器标识为第二自检执行状态，控制第二功能安全核进行第二自检，而后将第二自检结果写入第二故障状态寄存器，将自检状态控制寄存器标识为第二自检结束状态；第一CPU确定故障处理执行状态，并标识。能够实现多个硬件域故障自检的集中控制，而不增置多个故障管理核，也不需使用核间通信资源，有效节省了芯片系统资源，并降低了硬件成本。
主权项：1.一种多核异构系统芯片的故障自检控制方法，其特征在于，应用于多核异构系统芯片；所述系统芯片被配置有具有故障自检控制需求的多个硬件域，其中包括一个被配置有故障管理核的第一硬件域和至少一个第二硬件域；所述故障管理核被配置有用于故障自检控制的多个寄存器；所述方法包括，所述多个硬件域启动后，所述第一硬件域的第一CPU将所述故障管理核的自检状态控制寄存器，标识为第一自检执行状态，并控制所述第一硬件域的第一功能安全核进行第一自检；所述第一自检完成后，所述第一CPU将第一自检结果写入所述故障管理核的第一故障状态寄存器，并将所述自检状态控制寄存器标识为第一自检结束状态；轮询确定所述自检状态控制寄存器被标识为第一自检结束状态后，所述第二硬件域的第二CPU将所述自检状态控制寄存器标识为第二自检执行状态，并控制所述第二硬件域的第二功能安全核进行第二自检；所述第二自检完成后，所述第二CPU将第二自检结果写入所述故障管理核的第二故障状态寄存器，并将所述自检状态控制寄存器标识为第二自检结束状态；轮询确定所述自检状态控制寄存器被标识为全部第二硬件域处于所述第二自检结束状态后，所述第一CPU基于所述第一自检结果和所述第二自检结果确定故障处理执行状态，对所述故障管理核的故障响应寄存器进行标识。
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