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申请/专利权人：深圳比特微电子科技有限公司

摘要：本公开涉及一种时钟树、哈希引擎、计算芯片、算力板和计算设备。该哈希引擎包括：运算模块，包括以流水线结构布置的多个运算级以使得数字信号沿着多个运算级依次传递，每个运算级包括第一、第二、第三和第四组寄存器，第四组寄存器中的每个寄存器的输入端耦接到前一运算级的相应寄存器的输出端，且输出端耦接到下一运算级中的相应寄存器的输入端；和时钟模块，包括多级时钟驱动电路，用于传递来自于时钟源的时钟信号，时钟信号和数据信号的传递方向相同；和向每个寄存器提供时钟信号的多个时钟缓冲电路，用于向第四组寄存器提供时钟信号的时钟缓冲电路的输入端耦接到用于向前一运算级中的相应寄存器提供时钟信号的时钟缓冲电路的输出端。

主权项：1.一种哈希引擎，包括：输入模块，被配置为接收数据块；运算模块，被配置为对接收的数据块进行哈希运算，所述运算模块包括以流水线结构布置的多个运算级以使得基于所述数据块的数字信号沿着所述多个运算级依次传递，所述多个运算级中的每个运算级包括多个寄存器和组合逻辑模块，所述多个寄存器包括：第一组寄存器，所述第一组寄存器中的每个寄存器的输出端耦接到当前运算级的组合逻辑模块的输入端并且耦接到下一运算级中的相应寄存器的输入端；第二组寄存器，所述第二组寄存器中的每个寄存器的输出端耦接到当前运算级的组合逻辑模块的输入端但不耦接到下一运算级中的寄存器的输入端；第三组寄存器，所述第三组寄存器中的每个寄存器的输入端耦接到前一运算级的组合逻辑模块的输出端；以及第四组寄存器，所述第四组寄存器中的每个寄存器的输入端耦接到前一运算级中的相应寄存器的输出端，并且其输出端耦接到下一运算级中的相应寄存器的输入端；和时钟模块，被配置为向所述多个运算级的每个运算级的所述多个寄存器提供时钟信号，所述时钟模块包括：多级时钟驱动电路，被配置为传递来自于时钟源的时钟信号并且向所述多个运算级提供时钟信号，其中对于所述多个运算级中的每个运算级的所述多个寄存器，所述数字信号的传递方向与所述时钟信号的传递方向相同；和多个时钟缓冲电路，被配置为接收来自所述多级时钟驱动电路的时钟信号并且向所述多个寄存器中的每个寄存器提供时钟信号，其中用于向当前运算级的所述第四组寄存器中的每个寄存器提供时钟信号的时钟缓冲电路的输入端耦接到用于向前一运算级中的相应寄存器提供时钟信号的时钟缓冲电路的输出端。

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