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申请/专利权人：南京美辰微电子有限公司

摘要：本发明涉及一种基于数字鉴相和延时链的信号同步电路，包括PLL锁相环电路、Serdes时钟域电路、数字鉴相电路、第一DFF触发器DFF1、延时同步电路；针对PLL锁相环电路与Serdes时钟域电路产生的时钟信号，由数字鉴相电路进行鉴相，在鉴相完成后，由Serdes时钟域电路输出控制信号，经第一DFF触发器DFF1送至延时同步电路，由延时同步电路执行采样与同步处理，输出同步后的控制信号，在应用中，能够有效解决相控阵雷达系统控制信号多芯片的同步一致性问题，为相控阵雷达芯片准确提供系统定时控制信号的同步功能，提高了相控阵雷达系统的性能。

主权项：1.一种基于数字鉴相和延时链的信号同步电路，其特征在于：包括PLL锁相环电路、Serdes时钟域电路、数字鉴相电路、第一DFF触发器DFF1、延时同步电路；由PLL锁相环电路接收外部基频时钟信号ref_clk，并产生与ref_clk同频同相的内部基频时钟信号ref_clk2、频率为预设第一预设倍数的ref_clk频率的系统时钟信号sys_clk、以及频率为预设第二预设倍数的ref_clk频率的鉴相时钟信号tdc_clk，预设第二预设倍数大于预设第一预设倍数，预设第一预设倍数大于1；由Serdes时钟域电路接收外部light_sign信号，并产生光时钟信号serdes_clk；数字鉴相电路与PLL锁相环电路、Serdes时钟域电路分别通信连接，数字鉴相电路接收内部基频时钟信号ref_clk2、鉴相时钟信号tdc_clk、以及光时钟信号serdes_clk，由数字鉴相电路使用鉴相时钟信号tdc_clk，针对内部基频时钟信号ref_clk2和光时钟信号serdes_clk进行鉴相，并在鉴相完成后，由Serdes时钟域电路输出控制信号sign；第一DFF触发器DFF1与PLL锁相环电路、Serdes时钟域电路、延时同步电路分别通信连接，第一DFF触发器DFF1接收控制信号sign与内部基频时钟信号ref_clk2，由第一DFF触发器DFF1依据内部基频时钟信号ref_clk2，针对控制信号sign进行采样，输出内部基频时钟信号ref_clk2时钟域下的同步控制信号sign_sync；延时同步电路与PLL锁相环电路通信连接，延时同步电路接收同步控制信号sign_sync与系统时钟信号sys_clk，由延时同步电路依据系统时钟信号sys_clk，针对同步控制信号sign_sync进行采样与同步，输出同步后的控制信号sign_cross。

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