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申请/专利权人：旺宏电子股份有限公司

摘要：本发明公开了一种存储器装置，包括：存储器单元阵列；物理不可复制函数电路，设置于存储器装置中，物理不可复制函数电路用以生成物理不可复制函数码；数据路径，将第一电路连接至第二电路，数据路径设置于存储器装置中耦接至存储器单元阵列；以及逻辑电路，用以使用物理不可复制函数码编码来自第一电路的数据路径上的数据以产生经编码数据且将经编码数据提供至第二电路。

主权项：1.一种存储器装置，包括：存储器单元阵列；物理不可复制函数电路（physicalunclonablefunctioncircuit，PUF电路），设置于所述存储器装置中，所述物理不可复制函数电路用以生成物理不可复制函数码（physicalunclonablefunctioncode，PUF码）；数据路径，将第一电路连接至第二电路，所述第二电路设置于所述存储器装置中且耦接至所述存储器单元阵列；以及逻辑电路，用以使用所述物理不可复制函数码编码来自所述第一电路的所述数据路径上的数据以产生经编码数据，且将所述经编码数据提供至所述第二电路；其中，所述第一电路包括用以登记地址的数据缓存器时，所述第二电路包括耦接至所述存储器单元阵列的地址生成器；所述数据路径包括连接所述数据缓存器与用以编码数据的所述逻辑电路的第一路径以及连接用以编码数据的所述逻辑电路与所述地址生成器的第二路径；且用以编码所述数据路径上的数据的所述逻辑电路包括用以编码来自所述数据缓存器的所述第一路径上的地址以产生经编码地址的逻辑，且所述逻辑经由所述第二路径将所述经编码地址提供至所述地址生成器，其中所述逻辑使用所述物理不可复制函数码以编码所述第一路径上的地址；或所述第一电路包括登记输入数据的数据缓存器时，所述第二电路包括SRAM缓冲器；所述数据路径包括连接所述数据缓存器与用以编码数据的所述逻辑电路的第一路径以及连接用以编码数据的所述逻辑电路与所述SRAM缓冲器的第二路径；且用以编码所述数据路径上的数据的所述逻辑电路包括用以编码来自所述数据缓存器的所述第一路径上的输入数据以产生经编码输入数据的逻辑，且所述逻辑经由所述第二路径将所述经编码输入数据提供至所述SRAM缓冲器，其中所述逻辑使用所述物理不可复制函数码以编码所述第一路径上的输入数据；或所述第一电路包括耦接至所述存储器单元阵列的感测放大器时，所述第二电路包括耦接至输入与输出接口的输出缓冲器，所述输入与输出接口提供外部存取；所述数据路径包括连接所述感测放大器与用以编码数据的所述逻辑电路的第一路径以及连接用以编码数据的所述逻辑电路与所述输出缓冲器的第二路径；且用以编码所述数据路径上的数据的所述逻辑电路包括用以编码来自所述感测放大器的所述第一路径上的输出数据以产生经编码输出数据的逻辑，且所述逻辑经由所述第二路径将所述经编码输出数据提供至所述输出缓冲器，其中所述逻辑使用所述物理不可复制函数码以编码所述第一路径上的输出数据；或所述第一电路包括在所述存储器单元阵列中的第一位置设置的第一存储器单元集合时，所述第二电路包括在所述存储器单元阵列中的第二位置设置的第二存储器单元集合；所述数据路径包括连接所述第一存储器单元集合与用以编码数据的所述逻辑电路的第一路径以及连接用以编码数据的所述逻辑电路与所述第二存储器单元集合的第二路径；且用以编码所述数据路径上的数据的所述逻辑电路包括用以编码来自所述第一存储器单元集合的所述第一路径上的初始密钥以产生经编码密钥的逻辑，且所述逻辑经由所述第二路径将所述经编码密钥提供至所述第二存储器单元集合，其中所述逻辑使用所述物理不可复制函数码以编码所述第一路径上的初始密钥。

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