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摘要：本发明公开了一种CMOS全加器，包括：五个反相器、差分串联电压开关逻辑门、求和输出单元和进位输出单元，两个输入信号分别经过两个反相器生成两个输入反相信号，两个输入信号和两个输入反相信号输入差分串联电压开关逻辑门得到差分输出信号；低位进位输入信号及差分输出信号输入求和输出单元得到求和输出反相信号，经反相器得求和输出信号；低位进位输入信号经反相器后得到低位进位输入反相信号，低位进位输入反相信号、一个输入反相信号及差分输出信号输入进位输出单元后得到进位输出反相信号，再经过第五反相器得到进位输出信号。本发明所使用的晶体管数少，具备一定的面积优势，同时也具有较强的负载驱动能力。

主权项：1.一种CMOS全加器，其特征在于，包括：第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、差分串联电压开关逻辑门DCVSL、求和输出单元和进位输出单元，其中，第一输入信号A和第二输入信号B分别经过第一反相器和第二反相器生成第一输入反相信号和第二输入反相信号，第一输入信号A、第二输入信号B、第一输入反相信号和第二输入反相信号输入差分串联电压开关逻辑门DCVSL，得到差分输出信号OUT与；低位进位输入信号Cin、差分输出信号OUT与输入求和输出单元得到求和输出反相信号，经过第三反相器得到求和输出信号Sum；低位进位输入信号Cin经第四反相器后得到低位进位输入反相信号，、、OUT与输入进位输出单元后得到进位输出反相信号，再经过第五反相器得到进位输出信号Cout；差分串联电压开关逻辑门DCVSL包括第六P型晶体管P6、第七P型晶体管P7、第八N型晶体管N8、第九N型晶体管N9、第十N型晶体管N10、第十一N型晶体管N11、第十二N型晶体管N12和第十三N型晶体管N13，第八N型晶体管N8和第九N型晶体管N9的栅极分别接入第一输入信号A和第一输入反相信号，第八N型晶体管N8和第九N型晶体管N9的源极接地，第八N型晶体管N8的漏极与第十N型晶体管N10和第十二N型晶体管N12的源极连接，第九N型晶体管N9的漏极与第十一N型晶体管N11和第十三N型晶体管N13的源极连接，第十二N型晶体管N12和第十三N型晶体管N13的栅极分别接入第二输入反相信号和第二输入信号B，十二N型晶体管N12和第十三N型晶体管N13的漏极均与第七P型晶体管P7的漏极以及第六P型晶体管P6的栅极连接，得到差分输出信号=A⊙B；第十N型晶体管N10和第十一N型晶体管N11的栅极分别接入第二输入信号B和第二输入反相信号，漏极均与第六P型晶体管P6的漏极以及第七P型晶体管P7的栅极连接，得到差分输出信号OUT=A⊕B；第六P型晶体管P6的源极和第七P型晶体管P7的源极接VDD。

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