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龙图腾网恭喜安徽大学;合肥市微电子研究院有限公司申请的专利一种基于8T SRAM内存内行列双向的减法计算电路结构获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN114360595B 。

龙图腾网通过国家知识产权局官网在2025-05-27发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202111390098.2，技术领域涉及：G11C8/10；该发明授权一种基于8T SRAM内存内行列双向的减法计算电路结构是由彭春雨;高荣争;朱志国;吴秀龙;蔺智挺;陈军宁设计研发完成，并于2021-11-22向国家知识产权局提交的专利申请。

本一种基于8T SRAM内存内行列双向的减法计算电路结构在说明书摘要公布了：本发明公开了一种基于8TSRAM内存内行列双向的减法计算电路结构，包括：整体时序控制模块、行地址译码模块、列地址译码模块、行字线选择模块、列字线选择模块、SRAM存储阵列、行输出模块和列输出模块；行地址译码模块与行字线选择模块相连，列地址译码模块与列字线选择模块相连，行字线选择模块、列字线选择模块、行输出模块和列输出模块分别与SRAM存储阵列相连；通过调整8管SRAM单元的字线传输管的宽长比控制单元权重，实现减法计算。本发明可以实现8TSRAM内存内的行减法和列减法计算，减少了传输过程的消耗，使功耗大幅降低，而且能够在减法计算时使所有SRAM单元的字线同时开启并行计算，大大提高了计算时数据的吞吐率。

本发明授权一种基于8T SRAM内存内行列双向的减法计算电路结构在权利要求书中公布了：1.一种基于8TSRAM内存内行列双向的减法计算电路结构，其特征在于，所述减法计算电路包括：整体时序控制模块、行地址译码模块、列地址译码模块、行字线选择模块、列字线选择模块、SRAM存储阵列、行输出模块和列输出模块；其中：所述整体时序控制模块分别与所述行地址译码模块、所述列地址译码模块、所述行字线选择模块、所述列字线选择模块、所述SRAM存储阵列、所述行输出模块和所述列输出模块连接；所述行地址译码模块与所述行字线选择模块相连，所述列地址译码模块与所述列字线选择模块相连；所述SRAM存储阵列由若干个减法计算单元模块Block4B组成；所述减法计算单元模块Block4B包括4个四字线四位线8管SRAM单元、4个PMOS晶体管、4个电容、4个传输门、1根局部左列位线LBL、1根局部右列位线LBLB、1根局部左行位线LRBL和1根局部右行位线LRBLB；4个四字线四位线8管SRAM单元分别记为CELL0～CELL3，4个PMOS晶体管分别记为P0～P3，4个电容分别记为C0～C3，4个传输门分别记为TG0～TG3；四字线四位线8管SRAM单元CELL0的左列字线WLL0与所述列字线选择模块输出的左列字线WLL0连接，四字线四位线8管SRAM单元CELL0的右列字线WLR0与所述列字线选择模块输出的右列字线WLR0连接，四字线四位线8管SRAM单元CELL0的左行字线WLL_VICE0与所述行字线选择模块输出的左行字线WLL_VICE0连接，四字线四位线8管SRAM单元CELL0的右行字线WLR_VICE0与所述行字线选择模块输出的右行字线WLR_VICE0连接；四字线四位线8管SRAM单元CELL1的左列字线WLL1与所述列字线选择模块输出的左列字线WLL1连接，四字线四位线8管SRAM单元CELL1的右列字线WLR1与所述列字线选择模块输出的右列字线WLR1连接，四字线四位线8管SRAM单元CELL1的左行字线WLL_VICE1与所述行字线选择模块输出的左行字线WLL_VICE1连接，四字线四位线8管SRAM单元CELL1的右行字线WLR_VICE1与所述行字线选择模块输出的右行字线WLR_VICE1连接；四字线四位线8管SRAM单元CELL2的左列字线WLL2与所述列字线选择模块输出的左列字线WLL2连接，四字线四位线8管SRAM单元CELL2的右列字线WLR2与所述列字线选择模块输出的右列字线WLR2连接，四字线四位线8管SRAM单元CELL2的左行字线WLL_VICE2与所述行字线选择模块输出的左行字线WLL_VICE2连接，四字线四位线8管SRAM单元CELL2的右行字线WLR_VICE2与所述行字线选择模块输出的右行字线WLR_VICE2连接；四字线四位线8管SRAM单元CELL3的左列字线WLL3与所述列字线选择模块输出的左列字线WLL3连接，四字线四位线8管SRAM单元CELL3的右列字线WLR3与所述列字线选择模块输出的右列字线WLR3连接，四字线四位线8管SRAM单元CELL3的左行字线WLL_VICE3与所述行字线选择模块输出的左行字线WLL_VICE3连接，四字线四位线8管SRAM单元CELL3的右行字线WLR_VICE3与所述行字线选择模块输出的右行字线WLR_VICE3连接；四字线四位线8管SRAM单元CELL0～CELL3的左列位线BL端均与局部左列位线LBL连接，四字线四位线8管SRAM单元CELL0～CELL3的右列位线BLB端均与局部右列位线LBLB连接，四字线四位线8管SRAM单元CELL0～CELL3的左行位线RBL端均与局部左行位线LRBL连接，四字线四位线8管SRAM单元CELL0～CELL3的右行位线RBLB端均与局部右行位线LRBLB连接；PMOS晶体管P0的源极与电源VDD相连，PMOS晶体管P0的漏极与全局左列位线GBL相连，PMOS晶体管P0的栅极与预充信号PRE相连；PMOS晶体管P1的源极与电源VDD相连，PMOS晶体管P1的漏极与全局右列位线GBLB相连，PMOS晶体管P1的栅极与预充信号PRE相连；PMOS晶体管P2的源极与电源VDD相连，PMOS晶体管P2的漏极与全局左行位线GRBL相连，PMOS晶体管P2的栅极与预充信号PRE相连；PMOS晶体管P3的源极与电源VDD相连，PMOS晶体管P3的漏极与全局右行位线GRBLB相连，PMOS晶体管P3的栅极与预充信号PRE相连；电容C0的一端与局部左列位线LBL相连，电容C0的另一端与GND相连；电容C1的一端与局部右列位线LBLB相连，电容C1的另一端与GND相连；电容C2的一端与局部左行位线LRBL相连，电容C2的另一端与GND相连；电容C3的一端与局部右行位线LRBLB相连，电容C3的另一端与GND相连；传输门TG0连接全局左列位线GBL和局部左列位线LBL；传输门TG1连接全局右列位线GBLB和局部右列位线LBLB；传输门TG2连接全局左行位线GRBL和局部左行位线LRBL；传输门TG3连接全局右行位线GRBLB和局部右行位线LRBLB；全局左列位线GBL和全局右列位线GBLB均与所述列输出模块连接；所述全局左行位线GRBL和所述全局右行位线GRBLB均与所述行输出模块连接。

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