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时序传感器、时序逻辑电路、芯片及时序状态监测方法专利

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申请/专利权人:平头哥(上海)半导体技术有限公司

申请日:2023-05-26

公开(公告)日:2023-09-08

公开(公告)号:CN116722857A

专利技术分类:.提高可靠性的改进[2006.01]

专利摘要:本申请提供了一种时序传感器、时序逻辑电路、芯片及时序状态监测方法,属于集成电路领域。所述时序传感器包括:延时单元将对数据信号进行预设时长的延时处理得到的延时数据信号发送至第一寄存器,预设时长用于表征数据信号在老化的时序逻辑电路对应的时序路径上传播产生的时延;第一寄存器和第二寄存器分别在时钟信号的有效边沿到来时,将读取的延时数据信号和数据信号发送至异或门单元的两个输入端;异或门单元在数据信号和延时数据信号的电平状态不同时,将高电平的触发信号发送至锁存器;锁存器响应于高电平的触发信号,输出预警信号,以提示时序逻辑电路发生建立时间时序违例。本申请提供了一种对时序逻辑电路的时序状态的监测方法。

专利权项:1.一种时序传感器,其特征在于,所述时序传感器包括延时单元、第一寄存器、第二寄存器、异或门单元及锁存器,所述延时单元的输出端与所述第一寄存器的数据信号输入端连接,所述第一寄存器和所述第二寄存器的数据信号输出端分别与所述异或门单元的第一输入端和第二输入端接连,所述异或门单元的输出端与所述锁存器的输入端连接;其中,所述延时单元用于对数据信号进行预设时长的延时处理,得到延时数据信号,并将所述延时数据信号发送至所述第一寄存器,所述预设时长用于表征数据信号在老化的时序逻辑电路对应的时序路径上传播产生的时延;所述第一寄存器用于在时钟信号的有效边沿到来时,读取所述延时数据信号,并将所述延时数据信号发送至所述异或门单元的第一输入端;所述第二寄存器用于在时钟信号的有效边沿到来时,读取所述数据信号,并将所述数据信号发送至所述异或门单元的第二输入端;所述异或门单元用于在所述数据信号的电平状态和所述延时数据信号的电平状态不同时,生成高电平的触发信号,并将所述高电平的触发信号发送至所述锁存器的输入端;所述锁存器用于响应于所述高电平的触发信号,输出预警信号,所述预警信号用于提示所述时序逻辑电路发生建立时间时序违例。

百度查询: 平头哥(上海)半导体技术有限公司 时序传感器、时序逻辑电路、芯片及时序状态监测方法

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