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申请/专利权人：高通股份有限公司
摘要：一种锁存器阵列，包括耦合到多列从锁存器的一行主锁存器。每个主锁存器包括与与非门交叉耦合以接收和锁存输入数据的或与非OAI门，并且每个从锁存器包括与或非门交叉耦合以接收和锁存来自主锁存器的数据的与或非AOI门，以及包括耦合到AOI门的输入端和基于输入数据生成输出数据的输出端的反相器。备选地，每个主锁存器包括与或非门交叉耦合以接收和锁存输入数据的与或非AOI门，并且每个从锁存器包括与与非门交叉耦合以接收和锁存来自主锁存器的数据的或与非OAI门，以及包括耦合到OAI门的输入端和生成输出数据的输出端的反相器。
主权项：1.一种装置，包括：第一锁存器，包括：或与非OAI门，包括：或门，包括被配置为接收第一时钟的第一输入端、以及被配置为接收输入数据的第二输入端；以及第一与非门，包括耦合到所述或门的输出端的第一输入端；以及第二与非门，包括被配置为接收所述第一时钟的第一输入端、耦合到所述第一与非门的输出端的第二输入端、以及耦合到所述第一与非门的第二输入端的输出端。
全文数据：
权利要求：
百度查询： 高通股份有限公司 基于真单相时钟（TSPC）的锁存器阵列
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