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申请/专利权人：西安电子科技大学
摘要：本发明种公开了一种针对兼容时钟域OCC链的共享电路结构及捕获方法，主要解决现有方案的电路冗余问题。包括：一个8比特的共享OCC链、多个工作时钟信号输入端口以及与之一一对应的多比特OCC链数据有效控制寄存器、时钟信号输出端口、脉冲控制模块和时钟信号选择模块，其中OCC链数据有效控制寄存器串联在8比特的共享OCC链之后，脉冲控制模块由一个8比特并入串出寄存器、一个与门和一个时钟门控组成；通过OCC链共享减少电路的冗余，同时增加多比特OCC链数据有效控制寄存器保证其控制方面的灵活性。本发明能够在实现与MergeNCP法相同效果的同时，减少电路冗余，实现优化控制。
主权项：1.一种针对兼容时钟域OCC链的共享电路结构，包括扫描数据输入端口和扫描数据输出端口，其特征在于，还包括：N个控制单元和一个8比特共享OCC链，所述控制单元包括时钟选择模块、脉冲控制模块、以及OCC链数据控制寄存器，且N≥2；所述时钟选择模块，由两级二选一数据选择器Mux构成，每级Mux具有一个数据选择端口以及两个数据输入端口0和1，且第一级Mux输出连接到第二级Mux的输入端口1，第二级Mux的输出端为时钟输出端；所述脉冲控制模块，由一个8比特并入串出移位寄存器、一个与门和一个时钟门控构成，其中8比特并入串出移位寄存器的数据输入端连接到8比特共享OCC链的输出，8比特并入串出移位寄存器的输出和对应的OCC链数据控制寄存器输出经过与门相与之后输出到时钟门控的使能端EN上，时钟门控的输出连接到时钟选择模块第一级Mux的输入端口0；所述8比特共享OCC链由8个寄存器串联在一起构成，且其后串联OCC链数据控制寄存器。
全文数据：
权利要求：
百度查询： 西安电子科技大学 针对兼容时钟域OCC链的共享电路结构及捕获方法
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