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申请/专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
摘要：本发明涉及一种面向Verilog中Case语句的综合方法，首先对器件工艺库和包含Case语句的网表文件进行解析，得到描述Case语句的数据矩阵和地址矩阵，并构建保留“default”项的矩阵MatD和将“default”项展开的矩阵MatE；根据当前Case语句的规模，确定分解策略并分解；循环直至Case语句分解完毕，最后对分解得到的网络进行通用优化，并输出网表文件。本发明能够有效处理不同规模的Case语句，在给定工艺下，减小门级网表的延迟和面积，提升网表运行效率。
主权项：1.一种面向Verilog中Case语句的综合方法，其特征在于该方法的步骤包括：步骤S1，对器件工艺库和包含Case语句的网表文件进行解析，得到描述Case语句的数据矩阵和地址矩阵，并构建一组保留“default”项的矩阵MatD和一组将“default”项展开的矩阵MatE；步骤S2，根据当前Case语句的规模，确定分解策略：若Case语句为小规模语句，则对Case语句进行均衡逻辑深度和选择逻辑复杂度的细粒度分解；若Case语句为大规模语句，且使用与非门进行分解的延迟小于使用多路选择器进行分解的延迟，则使用与非门分解策略对Case语句分解；若Case语句为大规模语句，且使用与非门进行分解的延迟大于使用多路选择器进行分解的延迟，则使用多路选择器对Case语句分解；步骤S3，判断当前Case语句是否分解完毕，若否，则返回步骤S2，进行下一步的递归分解；若是，则进入步骤S4；步骤S4，对分解得到的网络进行通用优化，并输出网表文件。
全文数据：
权利要求：
百度查询： 北京时代民芯科技有限公司 北京微电子技术研究所 一种面向Verilog中Case语句的综合方法
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