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申请/专利权人：天翼云科技有限公司
摘要：本发明公开了一种基于FPGA的virtio高效pipeline数据传输设计方法，包括：S1、首先基于virtiooverpci的方式，在pcie侧开辟capbility实现viriodeviceconfigregister，用于virtio的初始化交互功能；S2、其次实现virtiovirtqueues的基本控制单元；S3、virtiovirtiqueues发送一个包；S4、virtiovirtqueues接收一个包。本发明通过基于virtio交互协议抽象的多级pipeline的设计，将virtio的交互机制整体分成5级流水，5级流水可以并发处理，有比较高的吞吐能力；5级流水间通过credit方式来控制，上一级流水可以主动停止和开始，一级流水暂停不会阻塞总线，导致整体流水性能降低；virtio的硬件卸载，即FPGA实现，相对软件实现，由大幅的性能提升，同时任务卸载到FPGA网卡可以有效降低cpu的负荷,具体FPGA实现方式参考virtio收包pipeline处理在FPGA上的实现。
主权项：1.一种基于FPGA的virtio高效pipeline数据传输设计方法，其特征在于：包括：S1、首先基于virtiooverpci的方式，在pcie侧开辟capbility实现viriodeviceconfigregister，用于virtio的初始化交互功能；S2、其次实现virtiovirtqueues的基本控制单元；S3、virtiovirtiqueues发送一个包；S4、virtiovirtqueues接收一个包。
全文数据：
权利要求：
百度查询： 天翼云科技有限公司 一种基于FPGA的virtio高效pipeline数据传输设计方法
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