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申请/专利权人：电子科技大学

摘要：本发明公开了一种基于FPGA的实时可重构分数阶计算系统，输入数据经数据预处理模块归一化并转换为单精度浮点数后，控制模块接收用户设置的二项式系数理论计算参数和二项式系数分段线性拟合参数，控制二项式系数拟合模块计算二项式系数并进行分段线性拟合，根据拟合结果对固定窗口长度计算模块和分段线性函数计算模块所需的配置参数并进行配置，配置完毕后启动固定窗口长度计算模块和分段线性函数计算模块进行分数阶运算，得到输入数据的分数阶计算结果。本发明基于带误差补偿的固定窗口FWL和多段线性函数PWL，在FPGA平台上实现实时可重构的分数阶计算系统，在节约资源的同时，保证分数阶计算的精度和效率。

主权项：1.一种基于FPGA的实时可重构分数阶计算系统，其特征在于包括数据预处理模块、控制模块、二项式系数拟合模块、固定窗口长度计算模块和分段线性函数计算模块，其中数据预处理模块、固定窗口长度计算模块和分段线性函数计算模块在FPGA中实现，其中：数据预处理模块用于对输入数据归一化至范围[-1,1]并转换为单精度浮点数，然后将处理得到的数据xn发送至固定窗口长度计算模块和分段线性函数计算模块；控制模块用于接收用户设置的二项式系数理论计算参数，包括分数阶阶次α和总窗口长度WLs，以及二项式系数分段线性拟合参数，包括固定窗口长度WL、拟合段数K和每段拟合二项式系数的数量Lk，k＝1,2,…,K，其中并将二项式系数理论计算参数和二项式系数分段线性拟合参数发送至二项式系数拟合模块；控制模块接收到二项式系数拟合模块反馈的WL个二项式系数b0:bWL-1和每段分段线性函数的斜率βk后，计算得到固定窗口长度计算模块和分段线性函数计算模块所需的配置参数并进行配置，配置完毕后启动固定窗口长度计算模块和分段线性函数计算模块进行分数阶运算，参数计算和配置方法如下：对于固定窗口长度计算模块，首先配置其中第一计算单元的数量为WL，令第d个第一计算单元CU1_d中乘法器的系数coef1,d＝Ts-α·bd-1，Ts表示采样间隔，d＝1,2,…,WL，令WL个第一计算单元CU1_d中可变深度移位寄存器的时延lat1＝2×latacc+level×latadd，其中latacc为分段线性函数计算模块中累加器的运算周期，latadd为分段线性函数计算模块中树状加法器中每个二输入加法器的运算周期，level为分段线性函数计算模块中树状加法器的级数；对于分段线性函数计算模块，首先配置其中第三计算单元的数量为K+1，然后采用如下方法确定分段线性函数计算模块中树状加法器的级数level： 其中，表示向上取整；令分段线性函数计算模块中第二计算单元CU2_1中时延lat2,1＝0，系数coef2,1＝Ts-α·δ1；第二计算单元CU2_2中时延lat2,2＝Lk-1，系数coef2,2＝Ts-α·δ2；其中δ1＝bWL-1，δ2＝β1L1+bWL-1；令第三计算单元CU3_f中时延系数coef3,f＝Ts-α·βf-βf-1，其中β0＝βK+1＝0；二项式系数拟合模块用于在接收到二项式系数理论计算参数和二项式系数分段线性拟合参数后，先采用理论计算公式根据分数阶阶次α和总窗口长度WLs计算得到二项式系数理论值bj，j＝0,1,…,WLs-1，然后根据分段拟合参数对二项式系数进行分段线性拟合：设置每段二项式系数的分段线性函数如下：ykj＝βkj+μk其中nk＝nk-1+Lk，n0＝WL-1，1≤lk≤Lk，βk表示斜率，μk表示截距；二项式系数拟合模块对每一个分段内的bj理论值序列进行一次线性函数拟合，得到二项式系数的每段分段线性函数的斜率βk，然后将WL个二项式系数b0:bWL-1和每段分段线性函数的斜率βk反馈给控制模块；固定窗口长度计算模块用于计算分数阶中的非线性卷积计算部分Ts-α·Wn，包括可变深度移位寄存器和WL个串行级联的第一计算单元CU1_d，d＝1,2,…,WL，其中：可变深度移位寄存器用于根据控制模块发送的时延lat1对输入数据xn进行延迟，将延时输入数据xn-lat1发送至WL个串行级联的第一计算单元CU1_d；第一计算单元CU1_d包括乘法器和加法器，其中：乘法器用于将延时输入数据xn-lat1与系数coef1,d相乘，将相乘结果a1,d发送至加法器；乘法器的运算周期配置为latmul个时钟周期，其中latmul的值根据FPGA时序分析结果确定，需要满足建立保持时间要求；加法器用于将相乘结果a1,d和第一计算单元CU1d+1的输出out1,d+1进行相加，其中out1,WL+1＝outPWL，将相加结果作为第一计算单元CU1_d的输出out1,d进行输出，其中out1,d′输出至第一计算单元CU1_d′-1，d′＝2,3,…,WL，out1,1作为输入数据xn的分数阶计算结果Dαxn进行输出；加法器的运算周期配置为1个时钟周期；分段线性函数计算模块用于计算分数阶中的线性卷积计算部分Ts-α·Sn，包括2个第二计算单元CU2_e，K+1个第三计算单元CU3_f和树状加法器，e＝1,2，f＝1,2,…,K+1；第二计算单元包括可变深度移位寄存器、乘法器、累加器和D触发器组，其中：可变深度移位寄存器用于根据控制模块发送的时延lat2,e对输入数据x2,en进行延迟，将延时输入数据x2,en-lat2,e发送至乘法器，其中第二计算单元CU2_1的输入数据x2,1n为输入数据xn，第二计算单元CU2_2的输入数据x2,2n为第三计算单元CU3_K中可变深度移位寄存器延时得到的数据x3,Kn-lat3,K；乘法器用于将延时输入数据x2,en-lat2,e和系数coef2,e进行相乘，将相乘结果a2,e发送至累加器；乘法器的运算周期配置为latmul个时钟周期；累加器用于对相乘结果a2,e和累加器上一次累加结果进行累加，将累加结果b2,e发送至D触发器组；累加器的运算周期配置为latacc个时钟周期，其中latacc的值根据FPGA时序分析结果确定，需要满足建立保持时间要求；D触发器组包括latacc+1个相互串联的D触发器，用于对累加结果b2,e延时latacc+1个时钟周期后作为第二计算单元CU2_e的输出out2,e发送至树状加法器；第三计算单元CU3_f包括可变深度移位寄存器、第一累加器、乘法器、第二累加器和D触发器，其中：可变深度移位寄存器用于根据控制模块发送的时延lat3,f对输入数据x3,fn进行延迟，其中第三计算单元CU3_1的输入数据x3,fn为第二计算单元CU2_1中可变深度移位寄存器延时得到的数据x2,1n-lat2,1，第三计算单元CU3_f′的输入数据x3,f′n为第三计算单元CU3_f′-1中可变深度移位寄存器延时得到的数据x3,f′-1n-lat3,f′-1，f′＝2,3,…,K+1；第三计算单元CU3_f″的可变深度移位寄存器延时得到的数据x3,f″n-lat3,f″发送至第一累加器和第三计算单元CU3_f″+1的可变深度移位寄存器，f″＝1,2,…,K-1，第三计算单元CU3_K的可变深度移位寄存器延时得到的数据x3,Kn-lat3,K发送至第一累加器、第三计算单元CU3_K+1的可变深度移位寄存器和第二计算单元CU2_2的可变深度移位寄存器，第三计算单元CU3_K+1的可变深度移位寄存器延时得到的数据x3,K+1n-lat3,K+1发送至第一累加器；第一累加器用于对延时输入数据x3,fn-lat3,f和第一累加器的上一次累加结果进行累加，将累加结果a3,f发送至乘法器；第一累加器的运算周期配置为latacc个时钟周期；乘法器用于将累加结果a3,f和系数coef3,f进行相乘，将相乘结果b3,f发送至第二累加器；乘法器的运算周期配置为latmul个时钟周期；第二累加器用于对相乘结果b3,f和第二累加器的上一次累加结果进行累加，将累加结果c3,f发送至D触发器；第二累加器的运算周期配置为latacc个时钟周期；D触发器用于对累加结果c3,f延时1个时钟周期后作为第三计算单元CU3_f的输出out3,f发送至树状加法器；树状加法器用于采用树形结构对接收到的数据out2,e和out3,f进行求和，将求和结果作为分段线性函数计算模块的输出outPWL并发送至固定窗口长度计算模块；树状加法器内部例化的二输入加法器的运算周期配置为latadd个时钟周期，其中latadd的值根据FPGA时序分析结果确定，需要满足建立保持时间要求。

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百度查询： 电子科技大学 基于FPGA的实时可重构分数阶计算系统