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申请/专利权人：南京航空航天大学

摘要：本发明提供一种基于阵列除法器和对数除法器的近似混合除法器电路，电路中改进的阵列除法器模块用来确保精确度的要求，对数除法器模块用来实现硬件性能上的提升。该电路采用截断的方式，提出了近似深度的概念，将操作数配置成不同长度的位宽分配给阵列除法器和对数除法器，从而可以配置成不同的精度和硬件资源的需求。用户可根据需求选择最合适的截断方式即合适的近似深度，在满足需求的同时，尽可能的减少其他不必要的消耗。该电路同之前已提出的近似阵列除法器相比，使用了更少的硬件资源，大大降低了单位成本，而精确度损失在10‑3～10‑4范围内。同对数除法器相比，精确度上有很大的提升。

主权项：1.基于阵列除法器和对数除法器的混合近似除法器电路，其特征在于，包括控制调整电路输出的精确度和硬件指标的截断模块、优化后的精确阵列除法器模块以及使用改良后的前导位检测技术的对数除法器模块；所述除法器电路为被除数16bits和除数8bits的除法器，最终的商值结果为16bits，所述除法器电路的商值结果的16-hbits高位由所述精确阵列除法器模块生成，h为近似深度，范围为8～16；所述除法器电路的商值结果的hbits低位由所述对数除法器模块生成；所述截断模块用于控制近似深度h的输入，其值的不同决定了操作数的分配情况，从而配置成不同的精度和硬件资源的需求，通过选择合适的近似深度值，以达到计算精度和硬件性能之间的良好折中；由选定好的近似深度h值，将操作数的被除数进行截断，16-hbits的高位分配给所述精确阵列除法器模块，hbits的低位分配给所述对数除法器模块；所述精确阵列除法器模块由多个精确阵列除法器单元组合构成，每个精确阵列除法器单元由一个一位全减器和和一个数据选择器构成；所述精确阵列除法器模块通过每一行相减得到的部分余数的正负来判断对应位的商值，并由得到的商值进行反馈至上一级来控制部分余数是否进入下一位商值的运算；每一行所述精确阵列除法器单元产生一个商值，依次进行操作，最终得到16-hbits的高位商值及8bits的最终余数；将由所述精确阵列除法器得出的8bits的最终余数与所述截断模块分配给所述对数除法器模块的hbits的低位操作数进行串联输入，作为所述对数除法器模块的被除数；所述对数除法器模块首先将操作数进行前导位检测，判断其最高有效“1”的位置，然后对操作数进行二进制到对数的转换，通过减法运算实现将除法转换成对数的操作，所述减法运算的结果即为商值的对数，再将，所述减法运算的结果进行对数到二进制的转换，最终通过检测的前导“1”的位置，对二进制的减法运算的结果进行移位操作，即得到hbits的低位商值，最终将由所述精确阵列除法器模块生成的16-hbits的高位商值与所述对数除法器模块生成的hbits的低位商值进行串联输出，得到最终的商值结果。

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百度查询： 南京航空航天大学 基于阵列和对数除法器的近似混合除法器电路