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申请/专利权人：南京航空航天大学

摘要：本发明提出一种基于秘密比特信息嵌入系统低复杂度有限长单位冲激响应FIR滤波器可重构新架构。所述FIR滤波器可重构新架构基于转置直接形式FIR滤波器结构，旨在减少可重构FIR滤波器的面积与时延消耗。首先对系数的量值进行正则有符号系数CSD编码，对CSD进一步划分成六个子表达式CS的组合；通过对CS的共享，选择，移位，加减来代替乘法运算。最后利用选择延时相加减单元连接上一抽头与下一抽头，实现可重构FIR滤波器。该发明有效减少LUT消耗数量且降低了系统时延。

主权项：1.一种基于秘密比特信息嵌入系统低复杂度FIR滤波器的可重构架构的构成方法，其特征在于，所述可重构架构包括查找表单元、预处理单元、处理器单元和选择延时相加单元；所述预处理单元包括一个2位移位器、一个加法器与一个减法器；2位移位器得到输入信号的移位信号，该移位信号与输入信号通过加法器与减法器进行相加相减运算；输入信号、加法结果与减法结果作为预处理单元的输出；所述处理器单元包括选择器、加法器或减法器、移位器，选择器的输入为预处理单元的输出，移位器、加法器或减法器分别对预处理单元的输出进行移位和加或减运算，最后完成系数乘法；处理器单元的输出为预处理器单元的输入与滤波器系数相乘的结果；所述查找表单元将滤波器系数量值进行CSD编码，将CSD进一步划分成若干个CS；并确定每一个CS的符号，以作为处理器单元的加法器或减法器的选择信号；且记录每一个CS的移位情况；最终以处理器单元的选择器，加法器或减法器的选择信号，可编程移位器的移位信号呈现；所述选择延时相加单元包括选择器、加法器或减法器、延时器，选择器的输入为处理器单元的输出，输出与前一抽头的输出进行相加或相减，相加或相减结果经过延时器后作为下一抽头的输入；所述构成方法包括如下步骤：1对滤波器系数进行绝对值处理，再从小数转换成14位进制数，将14位进制数进行CDS编码，进一步分成三个CS，即[101]、[10-1]和[1]的组合，并确定每一个CS的符号，以作为处理器单元的加法器或减法器的选择信号；且记录每一个CS的移位情况；2预处理单元将输入x通过移位器、加法器与减法器转换成Z1＝x、Z2＝x-x＞＞2、Z3＝x+x＞＞2三种形式，分别对应于[1]、[10-1]和[101]这三种CS形式；采用转置直接形式的滤波器结构，乘数可共享相同的输入；3处理器单元中选择器的输入为预处理单元中的输出Z1，Z2，Z3和0；处理器单元中的第一个选择器下面的加法器或减法器保证第一个CS输出的符号正确，对选择器的输出进行相应的移位处理；最后进行加法或减法运算，最终得出y0i＝x×h0i，y1i＝x×h1i，y2i＝x×h2i三个结果；4选择延时相加单元的选择器分别为三个处理单元输出的y0i，y1i与y2i，根据输入秘密比特选择一个，若输入秘密比特为0，选择y1i，否则，选择y2i；所有秘密比特嵌入完毕后，选择y0i；将选择器输出的结果经加法器或减法器，加法器或减法器的另一输入为前一抽头的输出；选择加法器还是减法器由系数的正负号决定，如果为正号则选择加法器，反之选择减法器；再经过该单元中的延时器，传输至下一抽头，完成滤波器功能；5重复执行步骤234，直至完成滤波器的所有抽头数目，即实现整个转置直接形式FIR滤波器结构；步骤1中，所述滤波器系数以S_XXHDDDD_XXHDDDD_XXHDDDD_XXHDDDD这种形式存储，其中S表示滤波器系数hi的符号位，0表示hi为正数，1表示hi为负数，XX表示选择器的选择信号，00选择Z1，01选择Z2，10选择Z3，11则选择0，H表示CS的正负号，H为0则使用加法器，否则使用减法器，DDDD为移位操作，从0000～1110，表示对选择器输出的信号右移0位和右移14位；一个滤波器系数最多存在四个CS，因此共有四组XXHDDDD，每一组对应于一个CS的处理；所述处理器单元中选择器的数量为可重构滤波器中所有滤波器系数里所含CS最多的数量；第一个选择器下面的加法器或减法器保证第一个CS输出的符号正确；根据DDDD对选择器的输出进行相应的移位处理。

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百度查询： 南京航空航天大学 基于秘密比特信息嵌入系统低复杂度FIR滤波器的可重构架构