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申请/专利权人：许昌许继软件技术有限公司

摘要：本发明涉及一种多片FPGA系统及其时戳同步方法，通过使用单一时钟源及搭建一个星型结构，保证时钟相位一致、频偏为0；并且同时综合考虑加载完成信号，保证复位释放时间一致；通过对主芯片输出同步脉冲和从芯片输入同步脉冲进行约束，保证同步脉冲同步；通过同步脉冲的设计，保证对时戳计数器实时监视和同步。本发明的技术方案有效解决了多片FPGA协作的工况下时戳同步的问题，并且简单可靠容易实施。

主权项：1.一种多片FPGA系统，其特征在于，包括多片FPGA芯片和一个晶振；所述多片FPGA芯片包括一片主FPGA芯片和多片从FPGA芯片；所述多片FPGA芯片和晶振的布局采用星形结构；所述晶振设置于该星形结构的中心，且至各片FPGA芯片的布线距离相同，以使所述晶振的时钟信号达到各片FPGA芯片的相位一致；各从FPGA芯片执行如下步骤：S1、计数器清零；S2、计数器计数；S3、判断是否收到主FPGA发送的同步脉冲，并根据判断结果来对时戳计数器进行同步调整；所述根据判断结果来对时戳计数器进行同步调整包括：S31、判断是否收到主FPGA发送的第一同步脉冲，若是，则返回步骤S1；若否，则执行步骤S32；S32、判断是否收到主FPGA发送的第二同步脉冲，若是，则执行步骤S33；若否，则返回步骤S2；S33、判断时戳计数器的低30位是否大于或等于0X3FFFFF7，若是，则执行步骤S34；若否，则跳转至步骤S35；S34、时戳计数器的高2位加1；S35、时戳计数器的低30位清0，并返回步骤S2；在步骤S1之前，各从FPGA芯片根据主FPGA芯片发送的同步复位信号进行复位释放；主FPGA芯片根据各从FPGA芯片输出的加载完成信号生成该同步复位信号；所述主FPGA芯片根据各从FPGA芯片输出的加载完成信号生成该同步复位信号，包括根据以下公式生成该同步复位信号：RST＝DONE1ANDDONE2AND…ANDDONEn其中，RST为同步复位信号，DONE1、DONE2、……、DONEn为n个从FPGA芯片输出的加载完成信号；所述第一同步脉冲的周期为2ktick，其中，k为时戳计数器的位数；所述第二同步脉冲的周期为2k-m-1tick，其中，k为时戳计数器的位数,k-m-1为需清零的时戳计数器的位数。

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