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申请/专利权人：上海复旦微电子集团股份有限公司
摘要：一种总线数据降频电路、数据处理系统及FPGA器件。所述电路包括：状态控制器；数据缓存器，适于接收输入总线数据并进行缓存；第一输出数据寄存器，适于对所述数据缓存器输出的数据进行存储；第二输出数据寄存器，适于对第一输出数据寄存器输出的数据去冗余后存储并输出，以及对所述初始输出总线发送使能信号进行存储，并输出总线发送使能信号；其中，所述输入总线发送使能信号是基于所述输入总线时钟信号得到的，所述输出总线接收使能信号是基于所述输出总线时钟信号得到的；所述输入总线时钟信号与所述输出总线时钟信号为同源时钟信号。采用上述方案，可以在降频的同时，满足确定性延迟的要求。
主权项：1.一种总线数据降频电路，其特征在于，包括：状态控制器，适于接收输入总线发送使能信号，并基于所述输入总线发送使能信号得到初始输出总线发送使能信号；接收输出总线接收使能信号，并基于所述输出总线接收使能信号得到输入总线接收使能信号；以及输出缓存使能信号；数据缓存器，适于所述缓存使能信号的控制下，接收输入总线数据并进行缓存；第一输出数据寄存器，与所述数据缓存器连接，适于以输入总线时钟信号的频率为工作频率，对所述数据缓存器输出的数据进行存储；第二输出数据寄存器，与所述第一输出数据寄存器连接，适于以输出总线时钟信号的频率为工作频率，对第一输出数据寄存器输出的数据去冗余后存储并输出，以及对所述初始输出总线发送使能信号进行存储，并输出总线发送使能信号；其中，所述输入总线发送使能信号是基于所述输入总线时钟信号得到的，所述输出总线接收使能信号是基于所述输出总线时钟信号得到的；所述输入总线时钟信号的频率为所述输出总线时钟信号的频率的N倍；所述输入总线时钟信号与所述输出总线时钟信号为同源时钟信号，其中，N≥2且N为整数。
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权利要求：
百度查询： 上海复旦微电子集团股份有限公司 总线数据降频电路、数据处理系统及FPGA器件
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