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申请/专利权人：南京熊猫电子制造有限公司;南京熊猫电子股份有限公司;东南大学

摘要：本发明公开一种高性能硬件加速和算法验证系统，包括处理器模块、存储模块、高速通信接口模块、外设接口模块、时钟模块、电源管理模块和调试与下载模块；所述存储模块、高速通信接口模块、外设接口模块、时钟模块、系统电源模块、调试与下载模块均与处理器模块连接；处理器模块包括主处理器和协处理器，主处理器实现硬件加速功能并对算法验证，协处理器协助主处理器工作；主处理器为FPGA，协处理器为带有ARM硬核的芯片，主处理器通过LVDS差分信号线和单端MIO与协处理器连接。本发明还公开一种高性能硬件加速和算法验证方法。本发明有效提升了算法验证系统45％左右的运算性能，信号传输的质量，并降低约20％系统的功耗。

主权项：1.一种高性能硬件加速和算法验证方法，其特征在于：包括以下步骤：（1）元器件元素图片作为样本集，样本集的80%图片作为训练集，通过建立深度学习算法模型，然后通过20%的测试集带入建立的深度学习算法模型，进行模型算法验证；协处理器从外设接口模块或高速通信接口模块连接的外设中，读取N个图片，N大于等于2，并设定每个图片的标准值；（2）将图片转换成串行数据后通过LVDS信号线传输到主处理器；（3）当主处理器内部的LUT使用量超过阈值时，主处理器从BPI接口的FLAHS中加载程序实现主处理器程序的加载和启动，当主处理器内部的LUT使用量小于阈值时，主处理器从SPI接口的FLAHS中加载程序实现主处理器程序的加载和启动；（4）主处理器通过LVDS将图片数据转换为并行的位图数据，并将位图数据缓存在DDR存储模块中，对输入的N个图片同时算法验证；运行深度学习模型算法，对位图进行运算，得到算法执行后的结果；（5）判断算法验证结果是否与对应的目标图片初始值相等，如果相等，则执行步骤（1），如果不相等，则执行步骤（6）；（6）修正算法，重新算法验证，执行步骤（5）；所述高性能硬件加速和算法验证方法应用于高性能硬件加速和算法验证系统，所述系统包括处理器模块、存储模块、高速通信接口模块、外设接口模块、时钟模块、电源管理模块和调试与下载模块；所述存储模块、高速通信接口模块、外设接口模块、时钟模块、电源管理模块、调试与下载模块均与处理器模块连接；所述处理器模块包括主处理器和协处理器，主处理器实现硬件加速功能并对算法验证，协处理器协助主处理器工作；所述存储模块实现系统数据的缓存和运行程序的存储；所述高速通信接口模块实现处理器模块与外部高速设备之间数据的传输和处理；所述外设接口模块实现处理器模块与外部设备之间的数据的传输和处理；所述时钟模块为处理器模块提供系统时钟；所述电源管理模块为处理器模块提供工作电压；所述调试和下载模块实现系统的程序下载和功能调试；所述主处理器为FPGA，协处理器为带有ARM硬核的芯片，主处理器通过LVDS差分信号线和单端MIO与协处理器连接；所述存储模块包括第一存储器和第二存储器，第一存储器与主处理器连接，第二存储器与协处理器连接；第一存储器包括第一DDR存储模块和第一非易失存储模块；第二存储器包括第二DDR存储模块、第二非易失存储模块和内嵌式存储模块；所述第一DDR存储模块用于主处理器数据的缓存，第一非易失存储模块用于存储主处理器的系统程序,用于上电后的系统运行；所述第二DDR存储模块用于协处理器数据的缓存，第二非易失存储模块用于存储协处理器的系统程序用于上电后的系统运行，内嵌式存储模块用于存储嵌入式操作系统，实现对主处理器和协处理器任务进程的调度和控制；所述第一DDR存储模块通过地址总线和数据总线与主处理器连接；所述第二DDR存储模块通过地址总线和数据总线与协处理器连接；所述第一非易失存储模块通过SPI总线接口、BPI总线接口与主处理器连接；所述第二非易失存储模块通过SPI总线接口与协处理器连接；所述内嵌式存储模块通过MMC总线接口与协处理器的连接；所述第一存储器还包括BPI接口的并行FLAHS存储模块。

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