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一种GPGPU流水线指令缓存、GPGPU架构和取指方法 

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申请/专利权人:山东浪潮科学研究院有限公司

摘要:本发明涉及GPGPU领域,具体是一种GPGPU流水线指令缓存、GPGPU架构和取指方法。本发明通过FIFO为流水线添加L0指令缓存,缓存L1指令Cache中的指令,通过预取指实现流水线的非阻塞赋值,节省流水线的取指耗时。并且L0指令缓存的缓存过程与流水线的执行调度过程相互独立,不占用流水线的指令执行时间,降低了流水线的停滞概率,提高了运算性能,同时,基于FIFO的L0指令缓存占用资源少,控制灵活,扩展性强,可针对活跃线程束数量及流水线效率合理配置FIFO大小,提高资源利用率。

主权项:1.一种GPGPU流水线指令缓存,其特征在于:其是由FIFO构建的L0指令缓存,L0指令缓存从L1指令Cache缓存指令,为流水线提供寄存器级的指令读取;包括FIFO、读控制模块、仲裁器和交叉开关,FIFO用于缓存从L1指令Cache中读取的指令,读控制模块与FIFO相连,监测FIFO的满标志信号,若FIFO未满,则生成L1指令Cache读请求,并将读请求发送至仲裁器;仲裁器与读控制模块相连,接收多个读控制模块发送的读请求并仲裁,生成读请求队列;仲裁器与L1指令Cache相连,向L1指令Cache发送读请求队列中的读请求,交叉开关连接于L1指令Cache与FIFO之间,交叉开关接收L1指令Cache返回的指令,并根据tag标志判断该指令归属的FIFO,然后将返回的指令写入到相应的FIFO中。

全文数据:

权利要求:

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