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摘要：本发明公开了一种Die‑to‑DieSerdes接口扰码方法，首先推导PRBs的128bit并行计算方式，计算串行结构下128个时钟周期时值；推导帧同步扰码结构的128bit并行计算方式，将PRBs与帧同步扰码相结合；带入PRBs31本原多项式，推导出基于PRBs31的帧同步扰码结构的128bit并行计算方法，得到下一个时钟周期输出128bit码元；最后设计发射器端应用扰码器和接收器端应用解扰器。本发明充分满足SerDes在112Gbps传输速度下加扰与PRBs码流生成时序，并可以在传输空闲状态时自行产生随机码以保证SerDes正常运转，在有传输任务时切换回正常扰码模式。

主权项：1.Die-to-DieSerdes接口扰码方法，其特征在于，具体按照以下步骤实施：步骤1、推导PRBs的128bit并行计算方式，计算串行结构下128个时钟周期时值；所述步骤1具体按照以下步骤实施：PRBs31的本原多项式为Gx＝x31+x28+1，s0～s30表示31个状态寄存器，所述31个状态寄存器按照序号从小到大的顺序从左到右串联起来，s0在最左边，s30在最右边，每个时钟周期，所有状态寄存器值向前移一位，即s0的值传递给s1，s1的值传递给s2，以此类推，s29的值传递给s30，s30和s27异或后的值传递给s0，每移位一次，则输出1bit码流，码流值为状态寄存器s30的值，表示异或，若采用串行结构输出128bit信号，需要128个时钟周期，串行结构不满足高速时钟周期下1个时钟周期输出128bit码流的需求，令表示当前时钟周期状态机寄存器的值，令表示下一个时钟周期状态寄存器的值，构造传递矩阵T，使得Sn＝T·Sn-1，Sn-1表示第n-1个时钟周期状态寄存器的值，Sn表示第n个时钟周期状态寄存器的值，则 T是一个31行31列的矩阵，k个时钟周期后得Sk＝Tk·S0，Sk表示第k个时钟周期31个状态寄存器的值，Tk为k个传递矩阵T之积，依然是一个31行31列的矩阵，S0为当前时钟周期下31个状态寄存器的值，由此事先计算出一共128个时刻状态寄存器s30的计算公式，得到并行的128bitPRBs码流，在输出128bit并行码流的同时，算出串行结构下从当前时钟周期记起，128个时钟周期后全部31个状态寄存器的值，即步骤2、推导帧同步扰码结构的128bit并行计算方式，得到下一个时钟周期输出128bit并行扰码码元；所述步骤2具体按照以下步骤实施：作为PCIe、UCIe使用的扰码多项式，本原多项式为Gx＝x23+x21+x16+x8+x5+x2+1，一共使用了23个状态寄存器s0～s22，这23个状态寄存器按照序号从小到大的顺序从左到右串联起来，s0在最左边，s22在最右边，每个时钟周期，所有状态寄存器值向前移一位，即s0的值传递给s1，s1的值传递给s2，以此类推，s21的值传递给s22，s22，s20，s15，s7，s4和s1一共6个状态寄存器异或后的值传递给s0，状态寄存器s0的值与输入的1bit数据异或，输出1bit扰码数据，每个时钟周期，s0的值更新一次，输出1bit扰码数据，下一个时钟周期更新状态寄存器的值要与输入的码元异或得到扰码后输出的码元，构造传递矩阵并事先算出串行架构下每个时钟扰码输出的计算公式，用表示前时钟周期状态机寄存器的值，表示下一个时钟周期状态寄存器的值，Sn＝M·Sn-1，Sn-1表示第n-1个时钟周期状态寄存器的值，Sn表示第n个时钟周期状态寄存器的值，M表示一个23行23列的传递矩阵，则 根据Sk＝Mk·S0事先计算出128bit的状态寄存器的值，这里Mk表示k个M矩阵的乘积，依然是一个23行23列的传递矩阵，令表示当前时钟周期输入的128bit并行数据，如果按照串行数据输入的话，则第1个时钟周期输入1bit数据第2个时钟周期输入1bit数据一直到第128个时钟周期输入1bit数据并行的意思是一个时钟周期内同时输入串行的128bit数据，表示下一个时钟周期输出128bit并行扰码码元，则步骤3、将PRBs与帧同步扰码相结合；所述步骤3具体按照以下步骤实施：作为PRBs31的本原多项式，继续使用PRBs31的本原多项式为Gx＝x31+x28+1，s0～s30表示31个状态寄存器，这31个状态寄存器按照序号从小到大的顺序从左到右串联起来，s0在最左边，s30在最右边，每个时钟周期，所有状态寄存器值向前移一位，即s0的值传递给s1，s1的值传递给s2，以此类推，s29的值传递给s30，s30和s27异或后的值传递给s0，s30为输出码流，每个时钟周期输出1bitPRBs码流，同时，s30与输入1bit数据异或后输出1bit扰码数值；步骤4、带入PRBs31本原多项式，推导出基于PRBs31的帧同步扰码结构的128bit并行计算方法，得到下一个时钟周期输出128bit码元；步骤5、发射器端应用扰码器设计；步骤6、接收器端应用解扰器设计。

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