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申请/专利权人：浙江锐鹰传感技术股份有限公司

摘要：本申请公开了增量式编码器的信号处理的方法和增量式编码器。方法由现场可编程逻辑阵列FPGA实现，包括：基于采样时间和预设时间参数，对接收到的多个高频输入信号进行采样，并对采样信号进行滤波，得到A相信号、B相信号、Z相信号；分别对A相信号和B相信号进行双倍速率DDR采样，并计算得到A相信号的每次A状态变化和B相信号的每次B状态变化之间的多个第一速度；基于多个第一速度进行动态拟合，并结合增量式编码器的预设输出分辨率，计算得到主频步长；基于主频步长、A相信号、B相信号、Z相信号，预测A相输出信号、B相输出信号、以及Z相输出信号的位置。本发明中的编码器可以方便地输出任何期望的输出分辨率。

主权项：1.一种增量式编码器的信号处理的方法，其特征在于，所述方法由现场可编程逻辑阵列FPGA实现，所述方法包括：滤波步骤，基于采样时间和预设时间参数，对接收到的多个高频输入信号进行采样，并对采样信号进行滤波，得到A相信号、B相信号、Z相信号；DDR采样步骤，分别对所述A相信号和所述B相信号进行双倍速率DDR采样，并计算得到所述A相信号的每次A状态变化和所述B相信号的每次B状态变化之间的多个第一速度；拟合步骤，基于所述多个第一速度进行动态拟合，并结合所述增量式编码器的预设输出分辨率，计算得到主频步长；预测步骤，基于所述主频步长、所述A相信号、所述B相信号、所述Z相信号，预测A相输出信号、B相输出信号、以及Z相输出信号的位置，其中，基于所述FPGA的内部主频、所述高频输入信号的输入分辨率、以及所述增量式编码器中的码盘的最大转速来确定所述预设时间参数，其中，所述多个高频输入信号包括三对差分输入信号，每对差分输入信号包括正输入信号和负输入信号，且所述正输入信号和所述负输入信号合成得到差分输入信号的合成信号，每对其中，针对每对差分输入信号，所述滤波步骤进一步包括：针对所述正输入信号，当在同一电平下进行采样且所述采样时间大于所述预设时间参数时，则记录所述正输入信号，否则所述合成信号保持不变，并且针对所述负输入信号，当在同一电平下进行采样且所述采样时间大于所述预设时间参数时，则记录所述负输入信号，否则所述合成信号保持不变；当记录的所述正输入信号和所述负输入信号相反、在同一电平下进行采样且所述采样时间大于所述预设时间参数时，如果记录的所述正输入信号与所述合成信号的状态一致，则所述合成信号保持不变，否则，将所述合成信号改变成所述正输入信号，所述DDR采样步骤包括：使用所述FPGA内部的时钟锁相环产生高频时钟和主频时钟，所述高频时钟和所述主频时钟成倍数关系，且在所述倍数下周期性地对齐，其中，所述高频时钟的频率高于所述主频时钟的频率；以所述高频时钟分别对所述A相信号和所述B相信号进行细分采样，然后以所述主频时钟分别对所述A相信号和所述B相信号进行主频采样，并基于所述细分采样和所述主频采样，计算得到所述A相信号的每次A状态变化和所述B相信号的每次B状态变化之间的多个第一速度，针对连续的一次A状态变化和一次B状态变化，基于一次A状态变化和一次B状态变化之间的主频个数、开始状态变化的开始细分采样个数、结束状态变化的结束细分采样个数，计算得到所述第一速度，其中，所述一次A状态变化和一次B状态变化中的一次状态变化为所述开始状态变化，另一次状态变化为所述结束状态变化，所述拟合步骤包括：将当前计算得到的2n-1个连续的第一速度分别进行相加，得到n个速度，并为每个速度分配对应的权重值，其中n是大于等于1的整数；基于n个速度和各自的权重值，计算得到不同时刻的所述增量式编码器的估计速度，并基于当前计算得到的第一速度以及n个权重值的权重和，计算得到采样速度；基于所述估计速度和所述采样速度的差值，分别调整n个权重值；基于所述预设输出分辨率、调整后的n个权重值的权重和、当前的估计速度、以及步长误差，计算得到所述主频步长；其中，基于所述A相信号、所述B相信号、所述高频输入信号的输入分辨率、所述预设输出分辨率来调整所述步长误差，所述预测步骤包括：基于所述A相信号和所述B相信号各自的状态变化、所述预设输出分辨率、所述高频输入信号的输入分辨率，计算得到实际位置；基于所述A相信号和所述B相信号各自的状态变化、所述输入分辨率、以及所述主频步长，计算得到预测位置；基于所述实际位置和所述预测位置的差值，得到所述步长误差，用于反补所述主频步长；基于所述预测位置，预测所述A相输出信号和所述B相输出信号；将所述Z相信号中的高电平到来时的预测位置，作为所述Z相输出信号的位置。

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