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申请/专利权人：重庆秦嵩科技有限公司

摘要：本方案属于高速数字图像的远距离传输技术领域，具体涉及基于国产FPGA的cameralink接口的输入输出接口系统。包括FPGA芯片、Cameralink接口模块和AXI接口模块，FPGA芯片包括串并信号转换模块、Cameralink解码模块、模式控制模块；Cameralink接口模块，用于接收Cameralink信号，并将所述Cameralink信号发送给所述Cameralink解码模块；Cameralink解码模块，用于将所述Cameralink信号进行解码，并将解码后的并行数字图像信号发送给串并信号转换模块；本方案基于国产FPGA，不需要外部接口芯片，通过FPGA内部的逻辑实现了cameralink接口的输入图像及输出图像，降低了成本，便于移植和维护，减小了电路板布局布线上的空间和资源的功耗。

主权项：1.基于FPGA的cameralink接口的输入输出接口系统，包括FPGA芯片和Cameralink接口模块，FPGA芯片包括串并信号转换模块、Cameralink解码模块和模式控制模块；Cameralink接口模块，用于接收Cameralink信号，并将所述Cameralink信号发送给所述Cameralink解码模块；Cameralink解码模块，用于将所述Cameralink信号进行解码，并将解码后的串行数字图像信号发送给串并信号转换模块；串并信号转换模块，用于将cameralink接口输入的串行信号按照时序和逻辑转换为并行数据，模式控制模块，用于控制所述发送端的工作模式，所述工作模式包括全配置型、中等型、基本型工作模式；FPGA芯片还包括:数字时钟DCM模块，用于为所述FPGA芯片提供系统时钟；其特征在于：所述FPGA芯片通过selectio接口与串并信号转换模块连接；selectio接口用于通过channellink输入cameralink像素数据时序和输出cameralink像素数据时序；还包括AXI接口模块、时序解析模块和异步FIFO数据缓存模块，所述时序解析模块，用于将所述Cameralink像素数据时序进行解析；所述AXI接口模块，用于将数据时序存储到缓存异步FIFO中；异步FIFO数据缓存模块，用于根据系统时钟进行图像数据的缓存及跨时钟域同步输出，所述异步FIFO数据缓存模块分别与所述Cameralink接口和AXI接口模块通讯，所述异步FIFO数据缓存模块接受cameralink像素数据时序作为FIFO的写输入时钟，将图像数据按照奇行偶行分别写入两个FIFO中；并读取图像数据，再根据输入图像的行、场控制信号产生新的行、场及图像信号，完成图像数据的缓存及跨时钟域；FIFO读取AXI接口模块发送的数据时序；AXI接口模块接受FIFO写入时序，然后AXI发送帧同步控制并跨时钟同步输出；FIFO读取camerallink发送的VAL和RGB时序，发送帧同步机制；若AXI接口的LAST状态为fifo_empty为低非空，清空fifo；自己检查错误，然后自己重新打包发送；若AXI接口的LAST状态为TVALID为高，拉低并发一个周期的TLAST，清空h_cnt和v_cnt，并进行下一帧时序数据的处理；AXI接口模块采用异步握手机制，跨时钟域传递场有效信号上升沿rxfvalbegin和下降沿rxfvalend；将系统时钟的每个时钟信号的上升沿分别做一个selectio信号作为发送或接收开始，并基于封包结构，依次在每个FPGA的rxfvalbegin时钟信号上升沿，Cameralink输出端按照节拍发送selectio_tx输出时序，Cameralink接受端按照selectio_rx输入时序的节拍查找起始Start、恢复Payload以及检查、LAST结束。

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