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用于3D叠层电路的测试架构 

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申请/专利权人:高通股份有限公司

摘要:叠层电路被配置为促进叠层后测试。根据一个示例,叠层电路可包括第一管芯,该第一管芯通过多个互连件电耦合到第二管芯。该第一管芯可包括:测试输入接口,该测试输入接口被配置为接收测试数据信号和源测试时钟信号;测试输出接口,该测试输出接口被配置为输送测试响应;第一测试信号路径;至少一个第一管芯到管芯输出接口,该至少一个第一管芯到管芯输出接口被配置为将该测试数据信号和低时延时钟信号输送到该第二管芯,该低时延时钟信号是从测试输入接口与至少一个第一管芯到管芯输出接口之间的低时延时钟路径接收的;和至少一个第一管芯到管芯输入接口,该至少一个第一管芯到管芯输入接口被配置为从第二管芯接收测试响应和时钟信号。还包括其他方面、实施方案和特征。

主权项:1.一种叠层电路,所述叠层电路包括:第一管芯,所述第一管芯通过多个互连件电耦合到第二管芯,所述第一管芯包括:测试输入接口,所述测试输入接口被配置为接收测试数据信号和源测试时钟信号;测试输出接口,所述测试输出接口被配置为输送测试响应;第一测试信号路径,所述第一测试信号路径被配置为将所述测试数据信号从所述源测试时钟转换到第一平衡时钟树,使用转换到所述第一平衡时钟树的所述测试数据信号来测试所述第一管芯,将所述测试数据信号和得到的测试响应从所述第一平衡时钟树转换到低时延时钟,以及将得到的测试响应输送到所述测试输出接口;至少一个第一管芯到管芯输出接口,所述至少一个第一管芯到管芯输出接口被配置为将所述测试数据信号和低时延时钟信号输送到所述第二管芯,所述低时延时钟信号是从所述测试输入接口与所述至少一个第一管芯到管芯输出接口之间的低时延时钟路径接收的;和至少一个第一管芯到管芯输入接口,所述至少一个第一管芯到管芯输入接口被配置为从所述第二管芯接收测试响应和所述时钟信号。

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