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申请/专利权人：上海韬润半导体有限公司

摘要：本发明公开了一种同源PLL时钟下降低FIFO延时的实现方法及系统，包括：根据FIFO实际场景下的读写时钟频率，计算读取等待时间；启动FIFO，完成在所述读取等待时间内的写操作后，触发读使能控制信号；读使能控制信号经过走线延时，完成跨时钟域逻辑、读取地址产生逻辑后，启动FIFO读操作；当读时钟快于写时钟时，写地址在增加第一计数后和读取地址实际差异保持在目标深度；当读时钟约等于或者慢于写时钟时，FIFO经过深度溢出翻转，写地址和读地址差异保持在目标深度。本发明实施例通过对读延时的控制，实现不同应用场景下有不同读延时的问题，使得本发明实施例的FIFO系统应用于数据传输时，用户感知明显变好。

主权项：1.一种同源PLL时钟下降低FIFO延时的实现方法，其特征在于，所述方法包括：S1、根据FIFO实际使用场景下的读写时钟频率，计算读取等待时间，具体包括：用Tdata表示FIFO读写一个数据需要的时间，Trclk表示读时钟周期，Twclk表示写时钟周期，且Tdata=Trclk且Tdata=Twclk，假设FIFO目标深度为aimDepth，读取等待时间为rd_dly；当写操作完成读取等待时间数值的写数据时，地址比较器判断满足启动读操作启动条件，写时钟域下的读使能控制信号拉高，所述读使能控制信号经过走线延时和时钟域同步逻辑4~5个Trclk，启动读操作，即读延时满足rd_dly*Tdata+4~5TrclkTdata=目标深度aimDepth+fifo存储深度*N，其中，N是0或者1，转换成不等式得到下面的计算公式：满足aimDepth-5*TrclkTdata=rd_dly=aimDepth-4*TrclkTdata，设定aimDepth=预设目标深度时，不等式解出rd_dly；S2、启动FIFO，完成在所述读取等待时间内的写操作后，触发读使能控制信号；S3、所述读使能控制信号经过走线延时，完成跨时钟域逻辑、读取地址产生逻辑后，启动FIFO读操作，并将格雷码写地址到读时钟域的过异步处理进行静态时序约束，将所述静态时序约束设置小于或等于最大走线延迟；S4、当读时钟快于写时钟时，写地址在增加第一计数后和读取地址实际差异保持在目标深度；当读时钟约等于或者慢于写时钟时，FIFO经过深度溢出翻转，使得写地址和读地址差异保持在目标深度。

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