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申请/专利权人：电子科技大学

摘要：本发明属于功率器件驱动技术领域，具体涉及一种带有数模混合锁相的分段栅极驱动电路。本发明的功率半导体栅极驱动电路包括针对功率管的didt或dvdt检测，didt或dvdt标志信号与分段驱动控制信号的延迟匹配和补偿，经过电荷泵鉴相器，利用数字延迟链和模拟延迟链的共同调节，控制PWM驱动信号和didt或dvdt的标志信号相位差，实现数模混合锁相的分段栅极驱动。本发明即使面对不同的负载情况和不同的驱动需求，也能够实现对didt和dvdt的宽范围分段精确调控，从而减少开关损耗和EMI。

主权项：1.一种带有数模混合锁相的分段栅极驱动电路，其特征在于，包括数字锁相环和模拟锁相环；所述数字锁相环的输入为PWM信号，输出为延迟调节后的PWM信号；数字锁相环包括第一缓冲级、延迟链、第二缓冲级、第一比较器、第二比较器、数字延迟链控制位、移位寄存器；第一缓冲级的输入端接PWM信号，输出端接延迟链的输入端，延迟链的输出端接第二缓冲级，第二缓冲级的输出端输出延迟调节后的PWM信号；第一比较器的负输入端和第二比较器的负输入端接电压VCP，第一比较器的正输入端接第一基准电压，第二比较器的正输入端接第二基准电压，第一比较器的输出端和第二比较器的输出端均接数字延迟链控制位，数字延迟链控制位的输出端接移位寄存器，移位寄存器的输出端接延迟链的使能端；所述数字延迟链控制位将两个比较器的有效位传递到移位寄存器，从而实现对延迟链的控制，具体为：将第一比较器的比较结果作为最高有效位，第二比较器的比较结果作为最低有效位，设定比较结果为00时移位寄存器进位，此时延迟链上升沿延迟增加；比较结果为10时移位寄存器保持上一个时钟状态，此时延迟链引入的延迟不变；比较结果为11时移位寄存器退位，此时延迟链引入延迟减少；所述电压VCP通过模拟锁相环得到；所述模拟锁相环包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第一电阻、第二电阻、第一电容、第二电容、第三电容、第三缓冲级、分段逻辑处理电路、驱动电路、didt或dvdt检测电路、延迟匹配与补偿电路、第一D触发器、第二D触发器、与门、第一开关、第二开关、第一电流源、第二电流源；第三PMOS管的栅极和第二NMOS管的栅极接延迟调节后的PWM信号，第三PMOS管的源极接第二PMOS管的漏极，第二PMOS管的源极接电源，第二PMOS管的栅极接第一PMOS管的栅极和漏极，第一PMOS管的源极接电源；第三PMOS管的漏极和第二NMOS管的漏极接第一电容的一端和第三缓冲级的输入端，第三缓冲级的输出端接分段逻辑处理电路的输入端，分段逻辑处理电路由分段驱动使能信号进行使能，分段逻辑处理电路的输出端接驱动电路的输入端，驱动电路的输出端接功率管栅极；第二NMOS管的源极和第一电容的另一端接地；第一NMOS管的漏极接第一PMOS管的漏极和第一电流源的一端，第一NMOS管的源极接第一电阻的一端，第一NMOS管的栅极接电压VCP，第一电阻的另一端和第一电流源的另一端接地；didt或dvdt检测电路的输入端接功率管的源极和漏极，输出端接延迟匹配与补偿电路的一个输入端，延迟匹配与补偿电路的另一个输入端接功率管的栅极，通过延迟匹配与补偿电路将didt或dvdt检测电路的输出和功率管的栅极驱动信号分别转换为第一信号和第二信号，第一信号接第一D触发器的时钟信号端，第二信号接第二D触发器的时钟信号端；第一D触发器和第二D触发器的D输入端接电源，第一D触发器的Q输出端接第一开关的使能端和与门的一个输入端，第二D触发器的Q输出端接第二开关的使能端和与门的另一个输入端，与门的输出端接第一D触发器和第二D触发器的复位端；第一开关的一端接电源，另一端接第二开关的一端、第二电阻的一端、第二电容的一端，第二开关的另一端接第二电流源的一端，第二电容的另一端、第二电流源的另一端接地，东二电阻的另一端通过第三电容后接地；第二电容的一端输出电压VCP。

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