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申请/专利权人：珠海泰芯半导体有限公司

摘要：本申请实施例公开一种应用于芯片的流水线结构的DDR输出电路和电子设备，涉及电路领域。本申请通过在时钟信号的上升沿和下降沿都进行数据传输，并利用流水线结构保证输出同步，显著提高了数据传输的效率、系统稳定性、灵活性和降低了系统复杂性。

主权项：1.一种流水线结构的DDR输出电路，其特征在于，包括：上升沿数据发生电路、下降沿数据发生电路和DDR发生电路；所述上升沿数据发生电路包括：上升沿数据输入端ddr_in_pos、异或门xor_0、非门inv_0、选择器mux2_0、寄存器ff_0、异或门xor_2；所述下降沿数据发生电路包括：下降沿数据输入端ddr_in_neg、异或门xor_1、非门inv_1、选择器mux2_1、寄存器ff_1和所述异或门xor_2；所述DDR发生电路包括：寄存器ff_2、寄存器ff_3、异或门xor_3和DDR数据输出端ddr_out；其中，所述xor_0的第一输入端分别与所述xor_1的第一输入端、以及所述xor_2的输出端相连，所述上升沿数据输入端ddr_in_pos与所述异或门xor_0的第二输入端相连；所述xor_0的输出端与所述mux2_0的控制端相连，所述mux2_0的第一输入端分别与所述inv_0的输入端以及所述异或门xor_2的第一输入端相连，所述选择器mux2_0的第二输入端与所述非门inv_0的输出端相连，所述mux2_0的输出端与所述寄存器ff_0的数据输入端D相连，所述寄存器ff_0的时钟输入端与分别与所述寄存器ff_1的时钟输入端D、以及第一级时钟信号端ddr_clk_pre相连；所述寄存器ff_0的数据输出端Q分别与所述异或门xor_2的第一输入端、所述寄存器ff_2的数据输入端D、以及所述非门inv_0的输入端相连；所述下降沿数据输入端ddr_in_neg与所述异或门xor_1的第二输入端相连，所述异或门xor_1的输出端与选择器mux2_1的控制端相连，所述选择器mux2_1的第一输入端与所述inv_1的输入端以及所述异或门xor_2的第二输入端相连，所述选择器mux2_1的第二输入端与所述非门inv_1的输出端相连，所述选择器mux2_1的输出端与所述寄存器ff_1的数据输入端D相连，所述寄存器ff_1的数据输出端Q分别与所述xor_2的第二输入端、以及寄存器ff_3的数据输入端相连D；所述寄存器ff_2的时钟输入端和所述寄存器ff_3的时钟输入端分别与第二级时钟信号端ddr_clk_post相连；所述寄存器ff_2的数据输出端Q与异或门xor_3的第一输入端相连，所述寄存器ff_3的数据输出端与所述异或门xor_3的第二输入端相连；所述异或门xor_3的输出端与DDR数据输出端ddr_out相连。

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