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申请/专利权人：南京航空航天大学

摘要：本发明公开了一种LFMCW雷达目标回波信号模拟方法，首先，通过Matlab产生所需的对称三角LFMCW雷达对应的基带信号、多普勒DDS频率控制字、延时控制字、上变频DDS频率控制字、杂波与噪声信号，并存入FPGA芯片的ROM中；其次，对基带信号进行多普勒调制；然后，对多普勒调制后的信号进行延时处理；在系统中加入杂波和噪声；最后，对信号进行上变频，输出模拟回波信号。本发明采用软硬结合的方法，使得控制更加灵活，系统更加集成化，能更方便地产生符合要求的回波信号。

主权项：1.一种LFMCW雷达目标回波信号模拟方法，其特征在于，包括以下步骤：1通过Matlab产生所需的对称三角LFMCW雷达对应的基带信号、多普勒DDS频率控制字、延时控制字、上变频DDS频率控制字、杂波与噪声信号，并存入FPGA芯片的ROM中；2对基带信号进行多普勒调制；3对多普勒调制后的信号进行延时处理；4在系统中加入杂波和噪声；5对信号进行上变频，输出模拟回波信号；所述步骤2包括以下步骤：21根据式子计算出多普勒频移，其中fd为所求多普勒频率，v为模拟目标的速度，c为无线电波在均匀介质中传播的速度，f0为LFMCW雷达发射信号载波的频率，对目标速度的模拟就是将速度对应的多普勒频移加载到基带信号的载频上；22通过式计算多普勒DDS的频率控制字，其中fout为DDS输出的正余弦波信号频率，M为频率控制字，fclk为时钟频率，N为相位累加器的位数，根据fout＝fd即可求得频率控制字M1，将频率控制字M1存入FPGA中；23使用相位累加器和正余弦查询表构造DDS模块，控制频率控制字M1作为相位累加器的输入端，控制DDS输出信号的频率，相位累加器的输出作为正余弦查找表的输入，其中余弦查找表中存入的是一个完整周期的余弦信号，正弦查找表中存入的为一个完整周期正弦函数取负数的结果，余弦查询表和正弦查询表的输出分别为I路与Q路的多普勒载波信号，设为和各模块时钟均为系统时钟；24将基带信号SI和SQ分别与多普勒载波信号和通过有符号数乘法器进行交互相乘，得到和25通过有符号数减法器与加法器，将S11t减去S22t得将S12t加上S21t得与即为多普勒调制后的基带信号，他们的载频为fd；所述步骤3包括以下步骤：31通过公式计算出所需距离对应的延时，这里R为模拟目标相对于雷达天线的距离，根据延时和系统时钟频率可计算出该延时对应的系统时钟脉冲的个数D，D即为延时控制字，将延时控制字存入FPGA中；32创建一个D位计数器，延时控制字决定计数器的最大位数，计数器的输出使能端初值设为0，当计数器计数小于D时，输出使能端始终为0，当计数器计数到D时，在下一个时钟周期来临时输出使能端变为1；33将多普勒已调信号与分别通过两个同步FIFO存储器，同步FIFO存储器有四个输入端，分别为信号输入端、写使能端、读使能端和时钟端口，其中写使能端和读使能端分别控制FIFO存储器的写入和读出，均为高电平有效，FIFO存储器的写使能端与系统的复位模块输出端相连，复位模块输出1时系统工作，即系统开始工作后FIFO模块即可同步写入，读使能端连接到D位计数器的输出端，如此，通过控制延时控制字D便可以控制FIFO存储器延迟D个时钟脉冲读出。

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