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申请/专利权人：中山大学

摘要：本发明提供的一种基于POSIT浮点数格式的参数化加减法运算电路，涉及计算机技术领域，通过数据输入单元、译码单元、scale确定单元、尾数处理单元、MSB单元、结果编码单元、结果选择输出单元构建一种基于POSIT浮点数格式的参数化加减法运算电路，舍弃了原本的IEEE754浮点计算格式，采用了新的POSIT浮点数据格式进行加减法运算，该格式对于浮点数的表示方法更加灵活简单，基于POSIT格式的加减法运算更好的节省了硬件平台计算时的硬件资源，且在相同位宽的情况下，可以提高运算精度。

主权项：1.一种基于POSIT浮点数格式的参数化加减法运算电路，其特征在于，包括数据输入单元1、译码单元2、scale确定单元3、尾数处理单元4、MSB单元5、结果编码单元6、结果选择输出单元7；其中：所述数据输入单元1用于进行POSIT格式的第一浮点数和POSIT格式的第二浮点数的数据输入；所述译码单元2对于第一浮点数、第二浮点数进行POSIT中各个不同字段进行获取，确定第一浮点数的符号段、指数段以及尾数段的值和第二浮点数的符号段、指数段以及尾数段的值；所述scale确定单元3用于接收第一浮点数和第二浮点数的预设字段，并根据该预设字段得到第一浮点数和第二浮点数的浮点数值的scale的大小，然后根据计算出来的第一浮点数和第二浮点数的scale大小，确定第一浮点数和第二浮点数的scale之间较大的scale；并将两者大小关系以及两个scale之间的差值diff送入所述尾数处理单元4；同时，该scale确定单元3接收尾数部分的移位大小以及进位标志来决定是否对第一浮点数和第二浮点数的scale之间较大的scale进行调整，由此确定第一运算结果；所述尾数处理单元4用来接收第一浮点数和第二浮点数的尾数字段，并根据所述scale确定单元3的两个浮点数scale的大小关系以及两者之间的差值对第一浮点数和第二浮点数的scale之间较小的浮点数的尾数字段作出相应的调整，然后根据调整过后得第一浮点数和第二浮点数的尾数字段得到第二运算结果；同时，根据第一运算结果对第二运算结果进行规范化，得到符合POSIT格式标准的尾数部分的第二运算结果作为第三运算结果；所述MSB单元5用于确定第二运算结果的最高位，并将第二运算结果的最高位输出至所述scale确定单元3；所述结果编码单元6用于接收第二运算结果和第三运算结果以及译码单元中的符号字段，编码形成目标运算结果，由所述结果选择输出单元7进行输出。

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百度查询： 中山大学 一种基于POSIT浮点数格式的参数化加减法运算电路