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一种LTE系统的GOLD扰码序列生成方法、系统及设备 

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申请/专利权人:中孚信息股份有限公司

摘要:本发明提出的一种LTE系统的GOLD扰码序列生成方法、系统及设备,所述包括:根据信道的参数值计算用于区别信道的初始值cinit;将初始值cinit存入FPGA的第一寄存器和第二寄存器;使用第一更新机制对第一寄存器进行迭代更新,并输出相应的m序列x1n;同时使用第二更新机制对第二寄存器进行迭代更新,并输出相应的m序列x2n;对m序列x1n和x2n进行异或运算得到GOLD扰码序列。本发明利用FPGA的并行计算能力,应用在LTE系统的物理层实现中,能快速的降低伪随机码序列的生成时间。

主权项:1.一种LTE系统的GOLD扰码序列生成方法,其特征在于,包括:根据信道的参数值计算用于区别信道的初始值cinit;将初始值cinit分别存入FPGA的第一寄存器和第二寄存器;使用第一更新机制对第一寄存器进行迭代更新,生成1600个第一初始扰码值;使用第一更新机制基于第一初始扰码值对第一寄存器进行迭代更新,生成1920个第一扰码值,并输出相应的m序列x1n;使用第二更新机制对第二寄存器进行迭代更新,生成1600个第二初始扰码值;使用第二更新机制基于第二初始扰码值对第二寄存器进行迭代更新,生成1920个第二扰码值,并输出相应的m序列x2n;对m序列x1n和x2n进行异或运算得到GOLD扰码序列;所述第一更新机制包括如下步骤:S31:通过以下公式对第一寄存器的后28个比特位进行一次迭代更新;a1n+3=an+3+anmod2其中,an为初始值cinit存入第一寄存器后,第一寄存器第n比特位的值;a1n为第一寄存器第一次迭代更新后第n比特位的值;S32:通过以下公式对第一寄存器的前3个比特位进行一次迭代更新:a1n=an+28a1n+1=an+29a1n+2=an+30;S33:第一寄存器的31个比特位全部更新完成后,迭代循环执行步骤S31和步骤S32;所述第二更新机制包括如下步骤:S41:通过以下公式对第二寄存器的后28个比特位进行一次迭代更新;a1n+3=an+3+an+2+an+1+anmod2其中,an为初始值cinit存入第二寄存器后,第二寄存器第n比特位的值;a1n为第二寄存器第一次迭代更新后第n比特位的值;S42:通过以下公式对第二寄存器的前3个比特位进行一次迭代更新:a1n=an+28a1n+1=an+29a1n+2=an+30;S43:第二寄存器的31个比特位全部更新完成后,迭代循环执行步骤S31和步骤S32。

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